CN103389958A - 通用串行接口 - Google Patents

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Abstract

公开了一种通用串行接口。所述通用串行接口包括集成电路总线（IIC）收发器、通用异步接收/发送装置（UART）收发器和串行外设接口（SPI）收发器中的至少两个，其中，IIC收发器、UART收发器和SPI收发器中的所述至少两个共用全部的收发先入先出（FIFO）逻辑。

Description

通用串行接口
技术领域
本发明涉及一种通用串行接口（USI），更具体地说，涉及一种可以配置成串行外设接口（SPI）、通用异步接收/发送装置(UART)或集成电路总线（IIC）的功能的USI。
背景技术
图1示出根据现有技术的片上系统（SOC）的构造的示意图。参照图1，目前的片上系统上存在多个IIC、UART、SPI通信接口模块，片上系统可用于与蓝牙、无线保真（WIFI）、调试设备、电池电源监测模块、传感器等进行通信。
根据应用和/或解决方案的不同（例如，在智能电话中应用的情况下，用于语音通话和用于导航），每个解决方案用到的IIC、UART、SPI的个数都会有不同。一般在芯片中会布置足够多的IIC、UART和SPI，然而，这样会导致的问题是：当采取不同解决方案时，IIC、UART和SPI中的大部分实际上没有工作，从而浪费了芯片面积和接口，造成芯片面积较大，生产成本较高。因此，为了实现减小芯片面积、降低生产成本的目的，需要一种能够减少芯片内部IIC、UART、SPI的总体数量，同时配置灵活性不变的-USI。
发明内容
根据本发明的一方面，提供了一种可以配置成SPI、UART或IIC的功能的USI，该USI集成了SPI、UART和IIC中的至少两个的功能，使用时可以根据需要被配置成具有相应功能的通信接口模块。
根据本发明的一方面，提供了一种通用串行接口，所述通用串行接口包括集成电路总线（IIC）收发器、通用异步接收/发送装置（UART）收发器和串行外设接口（SPI）收发器中的至少两个，其中，IIC收发器、UART收发器和SPI收发器中的所述至少两个共用全部的收发先入先出（FIFO）逻辑。
IIC收发器、UART收发器和SPI收发器中的所述至少两个可以共用全部的直接存储器存取（DMA）控制逻辑。
IIC收发器、UART收发器和SPI收发器中的所述至少两个可以共用部分的特殊功能寄存器（SFR）控制逻辑，所述部分的SFR控制逻辑的部分包括SFR控制逻辑中的与所述收发FIFO逻辑的功能相应的部分和/或与打开/结束功能相应的部分。
IIC收发器、UART收发器和SPI收发器中的所述至少两个可以共用部分的时钟逻辑，所述部分的时钟逻辑包括时钟逻辑中的与所述收发FIFO逻辑的功能相应的部分。
IIC收发器、UART收发器和SPI收发器中的所述至少两个可以共用部分的中断（INT）控制逻辑，所述INT控制逻辑的部分包括INT控制逻辑中的与所述收发FIFO逻辑的功能相应的部分。
附图说明
通过详细描述参照附图的本发明的示例性实施例，本发明的以上和其他特征及优点将变得更加清楚，其中：
图1示出根据现有技术的片上系统的构造的示意图；
图2A至图2C分别示出根据现有技术的IIC、UART和SPI的构造的示意图；
图3示出根据本发明示例性实施例的具有自适应功能的USI的示意图；
图4示出使用根据本发明示例性实施例的具有自适应功能的USI的示例。
符号说明
A：高级外设总线（APB）接口
B：USI通道接口
C：特殊功能寄存器（SFR）控制逻辑和先入先出（FIFO）逻辑接口
D：SFR控制逻辑和USI通道接口
E：SFR控制逻辑和输入输出复用器（IO MUX）接口
F：FIFO逻辑和直接存储器存取（DMA）控制逻辑/中断（INT）控制逻辑接口
G：FIFO逻辑和USI逻辑通道接口
H：USI通道和IO MUX接口
M：DMA控制逻辑/INT控制逻辑接口
N：USI通道和DMA控制逻辑/INT控制逻辑接口
P：SFR控制逻辑和时钟逻辑接口
Q：时钟逻辑和USI通道接口
具体实施方式
提供以下参照附图的描述以帮助对由权利要求及其等同物限定的本发明的示例性实施例的全面理解。描述包括用于帮助理解的各种特定细节，但是这些细节应仅被视为示例性的。因此，本领域的普通技术人员将认识到，在不脱离本发明的范围和精神的情况下，可以对这里描述的实施例进行各种改变和修改。此外，为了清楚和简明，可省略对公知功能和结构的描述。
贯穿附图，除非另外说明，否则相同标号表示相同元件。
图2A至图2C分别示出根据现有技术的IIC、UART和SPI的构造的示意图。在图2A中，SFR表示寄存器配置逻辑，RX FIFO表示接收先入先出逻辑，TX FIFO表示发送先入先出逻辑，DMA/INT表示直接存储器存取控制逻辑/中断控制逻辑，IO表示输入输出逻辑，APB表示高级外设总线，IIC RX表示集成电路总线（IIC）接收器，IIC TX表示集成电路总线（IIC）发送器。在图2B中，UART RX表示通用异步接收/发送装置(UART)接收器，UART TX表示通用异步接收/发送装置(UART)发送器。在图2C中，SPI RX表示串行外设接口（SPI）接收器，SPI TX表示串行外设接口（SPI）发送器。由于根据现有技术的IIC、UART和SPI的构造对于本领域技术人员而言是公知的，因此这里省略对其的详细描述。
图3示出根据本发明示例性实施例的具有自适应功能的USI的示意图。
参照图3，根据本发明示例性实施例的具有自适应功能的USI包括IICRX、UART RX和SPI RX以及IIC TX、UART TX和SPI TX。在下文，为了简洁，将IIC RX和IIC TX称为IIC收发器，将UART RX和UART TX称为UART收发器，将SPI RX和SPI TX称为SPI收发器。IIC收发器、UART收发器和SPI收发器共用全部的RX FIFO和TX FIFO（即，收发FIFO）。此外，IIC收发器、UART收发器和SPI收发器还可共用全部的DMA。此外，IIC收发器、UART收发器和SPI收发器还可共用SFR中的对于IIC收发器、UART收发器和SPI收发器而言通用的部分，例如，SFR中的与打开/结束功能相应的部分和/或与收发FIFO的功能相应的部分。类似地，IIC收发器、UART收发器和SPI收发器还可共用INT中的对于IIC收发器、UART收发器和SPI收发器而言通用的部分，例如，INT中的与收发FIFO的功能相应的部分。此外，IIC收发器、UART收发器和SPI收发器还可共用时钟逻辑中的对于IIC收发器、UART收发器和SPI收发器而言通用的部分，例如，时钟逻辑中的与收发FIFO的功能相应的部分。然而，本发明的示例性实施例不限于此，根据本发明示例性实施例的USI还可包括IIC收发器、UART收发器和SPI收发器中的至少两个收发器的任意组合。此外，根据本发明示例性实施例的USI还可包括本领域公知的其它通信接口模块。
图4示出使用根据本发明示例性实施例的具有自适应功能的USI的示例。
参照图4，在片上系统中包括一个IIC、一个UART、一个SPI以及三个根据本发明示例性实施例的USI，根据本发明示例性实施例的USI可以根据需要被配置成IIC收发器、UART收发器或SPI收发器。然而，本发明示例性实施例不限于此，可以在片上系统中布置基本数量的IIC、SPI、UART以及至少一个根据本发明示例性实施例的USI，所述USI可在需要时被配置为具有相应功能的通信接口模块，从而在保持配置灵活性不变的同时，减少芯片内部IIC、UART、SPI的总体数量。
根据本发明的示例性实施例在不改变芯片配置的灵活性的同时减少芯片内部IIC、UART、SPI的总体数量，从而减小芯片面积并且降低生产成本。
虽然已经参照本发明的特定示例性实施例示出并描述了本发明，但是本领域的技术人员应理解，在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可以在形式和细节上对本发明进行各种改变。

Claims (5)

1.一种通用串行接口，其特征在于：所述通用串行接口包括集成电路总线（IIC）收发器、通用异步接收/发送装置（UART）收发器和串行外设接口（SPI）收发器中的至少两个，其中，IIC收发器、UART收发器和SPI收发器中的所述至少两个共用全部的收发先入先出（FIFO）逻辑。
2.根据权利要求1所述的通用串行接口，其特征在于：IIC收发器、UART收发器和SPI收发器中的所述至少两个共用全部的直接存储器存取（DMA）控制逻辑。
3.根据权利要求1所述的通用串行接口，其特征在于：IIC收发器、UART收发器和SPI收发器中的所述至少两个共用部分的特殊功能寄存器（SFR）控制逻辑，所述部分的SFR控制逻辑的部分包括SFR控制逻辑中的与所述收发FIFO逻辑的功能相应的部分和/或与打开/结束功能相应的部分。
4.根据权利要求1所述的通用串行接口，其特征在于：IIC收发器、UART收发器和SPI收发器中的所述至少两个共用部分的时钟逻辑，所述部分的时钟逻辑包括时钟逻辑中的与所述收发FIFO逻辑的功能相应的部分。
5.根据权利要求1所述的通用串行接口，其特征在于：IIC收发器、UART收发器和SPI收发器中的所述至少两个共用部分的中断（INT）控制逻辑，所述INT控制逻辑的部分包括INT控制逻辑中的与所述收发FIFO逻辑的功能相应的部分。
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