CN103368687A - 用于 turbo 解码器的存储结构 - Google Patents

Abstract

本发明涉及用于turbo解码器的存储结构。公开了各种实施方式，它们提供了实施为基带处理电路的至少一部分的turbo解码。可将输入比特流划分成代码块组并且从所述代码块组分离第一代码块。对第一代码块执行混合自动重传请求(HARQ)处理，以生成处理的第一代码块。将处理的第一代码块存储在增量冗余(IR)缓冲器内。对处理的第一代码块执行turbo解码处理，以生成解码的第一代码块数据，并且将解码的第一代码块数据存储在外部存储器内。从IR缓冲器中去除处理的第一代码块，以用来将代码块组的剩余部分解码。

Description

用于 turbo 解码器的存储结构

相关申请的交叉引用 

本申请要求2012年3月30日提交的美国专利申请U561/618，049和2012年9月25日提交的美国专利申请U513/626,317的优先权，其全部内容结合于此作为参考。 

背景技术

蜂窝无线通信允许多个无线移动装置通过基站在蜂窝网络上进行通信。对于在蜂窝网络内进行通信的无线移动装置而言，各种信道条件会影响在无线移动装置处接收的无线信号的质量。可将无线信号进行编码，并且将其冗余地传输给无线移动装置，以解决不同的信道条件。因此，无线移动装置可被配备为对通过蜂窝网络传输的无线信号进行解码。 

发明内容

根据本发明的一个方面给，提供了一种方法，包括：将输入比特流划分成代码块组并且从所述代码块组分离第一代码块；对所述第一代码块执行混合自动重传请求(HARQ)处理，以生成处理的第一代码块；将所述处理的第一代码块存储在增量冗余(IR)缓冲器内;对所述处理的第一代码块执行turbo解码处理，以生成解码的第一代码块数据，并且将所述解码的第一代码块数据存储在外部存储器内;以及从所述IR缓冲器中去除所述处理的第一代码块，以将所述代码块组的剩余部分解码。 

所述方法进一步包括：从所述代码块组中分离第二代码块；对所述第二代码块执行HARQ处理，以生成处理的第二代码块；其中，从所述IR缓冲器中去除所述处理的第一代码块以将所述代码块组的剩余部分解码包括，将所述处理的第二代码块存储在所述IR缓冲器内。 

所述方法进一步包括：对所述代码块组的每个代码块单独执行HARQ处理，以生成对应的处理的代码块；对每个处理的代码块单独执行turbo解码处理，以生成对应的解码的代码块数据；聚集每个解码的代码块数据，以生成解码的比特流；以及对所述解码的比特流执行错误检测处理，以生成错误检测值。 

所述方法进一步包括：响应于与预定的期望值匹配的错误检测值，从所述外部存储器和所述IR缓冲器中去除与每个代码块相关的所述解码的代码块数据。 

所述方法进一步包括：响应于与预定的期望值不匹配的错误检测值，接收传输的比特流；以及将重新传输的比特流划分成重新传输的代码块，其中，所述重新传输的代码块包括第一重新传输的代码块，所述第一重新传输的代码块对应于所述第一代码块。 

所述方法进一步包括：将所述第一重新传输的代码块存储在所述IR缓冲器中并将所述第一代码块从所述外部存储器加载至所述IR缓冲器中。 

所述方法进一步包括：通过执行从所述IR缓冲器的读取操作，对所述第一重新传输的代码块和所述第一代码块执行追加合并处理。 

执行所述turbo解码处理包括操纵解码器组，以并行解码所述第一代码块。 

根据本发明的另一个方面，提供了一种系统，包括：基带处理电路，被配置成将输入比特流划分成代码块组；增量冗余(IR)缓冲器，被配置 成单独地存储每个代码块；turbo解码器模块，被配置成单独地将每个代码块解码，以生成对应的解码的代码块数据，每个代码块从所述IR缓冲器中被顺序读取，所述turbo解码器模块包括被配置成用于并行处理的并行turbo解码器组；以及存储器，被配置成存储与所述代码块组的至少一部分相关的所述解码的代码块数据。 

所述代码块组包括第一代码块，其中，所述turbo解码器模块被配置成将所述第一代码块分割成代码块片段，其中，所述turbo解码器模块被配置成将每个代码块片段分配给对应的并行turbo解码器，其中，每个代码块片段被划分成预定数量的顺序评价窗口，用于并行处理每个代码块片段。 

每个并行turbo解码器被配置成为每个评价窗口执行前向概率α操作和反向概率β操作，以生成所述解码的代码块数据。 

为每个评价窗口同时执行所述前向概率α操作和所述反向概率β操作。 

每个并行turbo解码器被配置成通过使用所述前向概率α操作和所述反向概率β操作，计算每个评价窗口的相应的对数似然比数据，其中，在所述评价窗口内预定的中间点，将每个评价窗口的相应的对数似然比数据的计算初始化。 

所述并行turbo解码器组被设置为第一子组并行turbo解码器和第二子组并行turbo解码器，其中，所述第一子组并行turbo解码器被配置成根据第一开始时间，开始将对应的代码块片段组解码，其中，所述第二子组并行turbo解码器被配置成根据第二开始时间，开始将对应的代码块片段组解码，其中，所述第二开始时间与所述第一开始时间交错。 

根据本发明的又一个方面，提供了一种系统，包括：处理电路，被配置成：将传输时间间隔的输入比特流划分成一组代码块，每个代码块具有固定的长度；将每个代码块顺序存储在增量冗余(IR)缓冲器内；以及通过turbo解码器模块将每个代码块单独地解码，以为相应的代码块生成对应的解码数据，所述turbo解码器模块包括被配置成用于并行处理的并行turbo解码器组。 

所述处理电路进一步被配置成：在所述代码块已经被单独地解码之后，从所述IR缓冲器中顺序地去除每个代码块；以及响应于将每个代码块单独地解码，将解码数据的至少一部分存储在外部存储器内。 

所述处理电路进一步被配置成将每个代码块划分成评价窗口组，其中，所述处理电路被配置成为每个窗口同时使用前向概率α操作和反向概率β操作。 

所述处理电路进一步被配置成根据所述评价窗口内的中间点，将每个评价窗口的相应的对数似然比数据的计算初始化。 

所述并行turbo解码器组被配置成使每个并行turbo解码器的相应的开始时间交错，以处理每个代码块的部分。 

根据所述评价窗口组中的一个评价窗口的长度的一半，来交错每个相应的开始时间。 

附图说明

参照附图，可更好地理解本公开的许多方面。图中的元件不必按比例绘出，而是重点清晰地示出本公开的原理。此外，在图中，相似的参考标号表示几个示图中的对应的部件。 

图1为根据本公开的各种实施方式的接收器系统的示图； 

图2A为根据本公开的各种实施方式的实施在图1的接收器系统内的基带处理电路的实例的示图； 

图2B为根据本公开的各种实施方式实施在图1的接收器系统内的基带处理电路的实例的示图； 

图3为根据木公开的各种实施方式实施在图1的接收器系统内的基带处理电路的实例的示图； 

图4为根据本公开的各种实施方式实施在图1的接收器系统内的基带处理电路的实例的示图； 

图5A为根据本公开的各种实施方式实施在图1的接收器系统内的turbo解码器模块的实例的示图； 

图5B为根据本公开的各种实施方式实施在图1的接收器系统内的turbo解码器模块的实例的示图； 

图6A为根据本公开的各种实施方式的示出了实施为图1的接收器系统的基带处理电路的部分的功能的一个实例的流程图；以及 

图6B为根据本公开的各种实施方式示出了实施为图1的接收器系统的基带处理电路的部分的功能的一个实例的流程图。 

具体实施方式

本公开涉及在对比特流进行turbo解码操作时管理内存使用。无线装置接收无线信号并且将所接收的信号转换成数字比特流。为了将大的比特流解码，需要多种处理资源。由被配置成用于多输入多输出(MIMO)通信的装置接收多个无线信号时，可能出现这种情况。 

本公开的各种实施方式涉及使用turbo解码模块，其可访问本地增量冗余(IR)缓冲器数据(localincrementalredundancybuffer data)和外部存储器数据。比如，可将输入数据流划分成代码块。这些代码块可由turbo解码模块单独地并且串行地进行处理。turbo解码模块可从IR缓冲器中读取单个代码块，将代码块解码，并且将解码的代码块数据写入外部存储器中。然后，可清除IR缓冲器，并且可将随后的代码块加载至IR缓冲器内。 

各种实施方式还涉及使用并行的turbo解码器，以并行处理单个代码块。比如，可将代码块划分成多个片段，并且可由对应的并行turbo解码器并行处理每个片段。而且，可将每个片段划分成多个顺序评价窗口，以为每个评价窗口执行前向概率α操作(forward probabilities alpha operation)和反向概率β操作(backward probabilities beta operation)。 

参照图1，示出了根据各种实施方式的接收器系统100。接收器系统100被实施为无线装置的无线通信系统的至少一部分。无线装置例如可为膝上型电脑、记事本、笔记本、超极本、平板电脑、蜂窝装置或者被配置成通过网络接收无线信号的任何其他装置。接收器系统100可被配置成接收通过网络传输的无线信号。例如，无线信号可表示已经由载波信号混合和调制以便于无线通信的数字格式的信息。为此，接收器系统100被配置成将所接收的无线信号转换成数字格式。接收器系统100包括接收器滤波器模块104、天线107、低噪声放大器(LNA)l11、降频转换模块(down conversion module)114、过滤/增益模块116、模数转换器(ADC)l19、基带处理电路123、外部存储器147或有助于进行无线接收的任何其他元件。 

天线107可接收从远程装置(比如，基站)传输的入站无线信号。接收器滤波器模块104可通信地耦接至天线，从而使得接收器滤波器模块104滤出频率，以便于进行无线通信。LNA 111接收过滤的无线信号并且放大这个信号，以产生放大的入站无线信号。LNA 111将放大的入站无线信号提供给降频转换模块114，该模块产生低中频(IF)信号或基带信号。 比如，降频转换模块114可使用本机振荡器(local oscillator)，以降频转换放大的入站无线信号。过滤/增益模块116可调节增益和/或过滤IF或基带信号。ADC 119可将IF或基带信号格式化至数字域。ADC 119产生包含由入站无线信号表示的信息的数字信号。 

基带处理电路123将数字信号解调、去映射、解忧和/或解码，以根据接收器系统100内使用的一个或多个无线通信标准，重新获取入站无线信号内表示的信息。在各种实施方式中，基带处理电路123被实施为微处理器的至少一部分。可以通过使用一个或多个电路、一个或多个微处理器、专用集成电路、专用硬件、数字信号处理器、微计算机、中央处理单元、现场可编程门阵列、可编程逻辑装置、状态机或其任意组合，来实施基带处理电路123。在其他实施方式中，基带处理电路123可包括在一个或多个处理电路内可执行的一个或多个软件模块。基带处理电路123可进一步包括被配置成存储使得基带处理电路123执行数据通信功能的指令和/或代码的存储器。 

基带处理电路123可包括代码块模块126、限幅器模块128、混合自动重传请求(HARQ)模块132、增量冗余(IR)缓冲器135、turbo解码器模块139、外部存储器控制器144以及有利于基带处理电路123的功能的任何其他元件或模块。 

基带处理电路123可为代码块模块126准备输入比特流。输入比特流反映了传输时间间隔(TTI)的一个实例。TTI可确定由无线通信标准所规定的输入比特流的数据尺寸。作为一个非限制性实例，输入比特流表示经受解码的解扩符号(despreadedsymbol)。在各种实施方式中，代码块模块126将输入比特流划分成一组同定长度的代码块。比如，代码块可按照顺序设置，以重构输入比特流。 

限幅器模块128提取符号并且将输出提供给HARQ模块132。在各种实施方式中，限幅器模块128基于代码块进行操作。即，限幅器模块128 以串行的方式对从代码块模块126接收的代码块进行一次一个地限幅，从而使得每个代码块被单独地处理。HARQ模块132可被配置成执行比特收集、解速率匹配、追加合并(chasecombination)和/或任何其他HARQ功能。HARQ模块132从限幅器模块128中接收限幅的代码块并且生成对应的解速率匹配的代码块。HARQ模块132以串行的方式一次一个地对代码块进行操作，从而使得每个代码块被单独地处理。 

在HARQ模块132通过生成解速率匹配的代码块处理一个特定的代码块之后，HARQ模块132将所处理的代码块存储在IR缓冲器135内。可将IR缓冲器135的尺寸最小化，以在给定的时间点保持单个代码块。作为本公开的至少一个有利之处，这可产生具有减小的片上存储尺寸的优化的处理结构。在将新的代码块写入IR缓冲器135中之前，需要去除IR缓冲器135内存储的预先存在的数据，比如，旧代码块。 

基带处理电路123进一步包括turbo解码器模块139。turbo解码器模块139被配置成读取IR缓冲器135内存储的单独处理的代码块，并且对代码块执行一个或多个turbo解码操作，以生成对应的解码的代码块数据。mrbo解码器模块139以串行的万式一次一个地将IR缓冲器135内存储的处理的代码块进行解码，从而使得每个代码块被单独地处理。在各种实施方式中，turbo解码器模块139被配置成执行Bahl、Cocke、Jelinek、Raviv(BCJR)算法，以对IR缓冲器135内存储的处理的代码块进行解码。turbo解码器模块139可对每个处理的代码块执行前向概率(α)操作和反向概率(β)操作。α操作和β操作相结合，以生成对数似然比(LLR)计算，从而有助于错误检测。 

turbo解码器模块139可包括错误检测模块141。在各种实施方式中，错误检测模块被配置成对解码的代码块数据(比如，LLR数据)执行循环冗余检验(CRC)。比如，一且单独地将每个代码块解码，就可执行CRC操作，以确定是否需要重新传输数据或者是否要将随后的新数据发送给接收器系统100。比如，如果CRC通过，那么处理随后的TTI内所表示的 新的数据。然而，如果CRC失败，那么由当前TTI表示的数据可以通过基带处理电路123被重新传输和分析。在各种实施方式中，接收器系统100继续请求重新传输，直到发生最大数量的CRC失败。 

基带处理电路123可包括外部存储器控制器144。基带处理电路123可以被可通信地耦接至外部存储器147。外部存储器控制器144允许将数据从基带处理电路123传输至外部存储器147。比如，可将与对应的代码块相关的解码的代码块数据存储在外部存储器147中。外部存储器控制器144也可促使将数据从外部存储器147读入基带处理电路123。例如，可将已经由HARQ模块132处理的代码块151从外部存储器147加载并写入IR缓冲器135中。 

单独的代码块处理 

现在参照图2A，示出了根据本公开的各种实施方式实施在图1的接收器系统100内的基带处理电路123的实例的示图。图2A提供了对输入比特流254的单独代码块执行turbo解码的非限制性实例。 

基带处理电路123准备输入比特流254并且将输入比特流254发送给代码块模块126。在各种实施方式中，输入比特流表示TTI过程中表示的数据。代码块模块126将输入比特流254划分成一组代码块15la-n。每个代码块151a-n就比特数而言可具有固定的长度。代码块模块126可被配置成将第一代码块151a发送给限幅器模块128。限幅器模块128可对第一代码块151a进行操作，以生成处理的第一代码块151a。比如，可处理第一代码块151a可以被处理为使得其受到限幅。通过对第一代码块151a进行限幅，可提取第一代码块151a内表示的各种符号。 

在第一代码块151a通过限幅器模块128被处理/限幅之后，处理的第一代码块151a被友送至HARQ模块132，以进行进一步的处理。HARQ模块132可以通过执行比特收集、解速率匹配、分组交错、比特优先映射、 或任何其他HARQ功能来对第一代码块151a进行处理。比如，HARQ模块132可为第一代码块151生成速率匹配参数。HARQ模块132可接收与第一代码块15la相关的提取符号，并且为第一代码块151a生成软符号。HARQ模块132的输出(为处理的第一代码块151a)被存储在IR缓冲器135中。 

在各种实施方式中，IR缓冲器135被配置成单独存储已经处理的代码块151a-n。在图2A的非限制性实例中，第一代码块151a至少由限幅器模块128和/或HARQ模块132处理并且然后存储在IR缓冲器135内。此外，当第一代码块151a存储在IR缓冲器135中时，剩余的代码块151b-l51n没有存储在IR缓冲器135中。 

turbo解码器模块139可被配置成从IR缓冲器135读取数据并且执行解码处理。比如，turbo解码器模块139一次读取单个代码块，比如，第一代码块15la。turbo解码器模块139对存储在IR缓冲器135内的任何代码块151a-n执行一个或多个解码操作。在图2A的非限制性实例中，turbo解码器模块139通过将第一代码块151a解码来处理第一代码块151a，并且然后可选地将已经解码的第一代码块151a的解码的代码块数据151a存储在外部存储器147内。turbo解码器模块139可使用外部存储器控制器144(图1)，以便于将解码的第一代码块数据151a写入外部存储器147内。 

当对第一代码块15la执行解码操作时，turbo解码器模块139可对第一代码块151a执行一个或多个α操作和一个或多个β操作，以生成对数似然比数据。存储在外部存储器147内的解码的第一代码块数据151a可包括任何解码数据，比如，对数似然比数据。 

从图2A的非限制性实例可知，单个代码块15la-n，比如，第一代码块151由基于每个代码块的每个模块单独地处理。在各种实施方式中，在处理的第一代码块151被turbo解码器模块139使用之后，从IR缓冲器 135中去除处理的第一代码块151a。也可响应于外部存储器147内存储的处理的第一代码块，从IR缓冲器135中去除处理的第一代码块151a。 

参照图2B，示出了根据本公开的各种实施方式实施在图1的接收器系统100内的基带处理电路123的实例的示图。图2B提供了对输入比特流254(图2A)的单独代码块进行turbo解码的非限制性实例。此外，图2B描述了将第一代码块15la初始化以进行处理之后的处理第二代码块15lb的非限制性实例。 

第二代码块151b可与代码块模块126内的输入比特流254分离。在限幅器模块128处理第一代码块151a之后，限幅器模块128可开始处理第二代码块151b。然后处理的第二代码块151b从限幅器模块128被传送至HARQ模块132。在HARQ模块132已经处理完第一代码块151a之后，HARQ模块132可开始对处理的第二代码块151b进行操作。HARQ模块132可将第二代码块151b输出写入至IR缓冲器135。在各种实施方式中，在HARQ模块132写入IR缓冲器135之前，从IR缓冲器135空间中清除任何先前存储的代码块。 

turbo解码器模块139读取已经由HARQ模块132处理的第二代码块151b，并且处理第二代码块151b。处理的第二代码块151b被存储在外部存储器147内。为此，外部存储器147按照顺序存储每个处理的代码块15la-n的解码数据。这就允许基带处理电路123分别读取/加载与每个代码块151a-n相关的解码数据，以用于随后的处理。 

基带处理电路123可继续处理第三代码块151c以及随后所有的代码块，直到所有的代码块151a-n被处理和解码。最后一个代码块151n被限幅器模块128和HARQ模块132处理，并且然后被存储在IR缓冲器135内。然后，最后一个代码块151n可由turbo解码器模块139解码，以生成与最后一个代码块151n相关的解码数据。在各种实施方式中，与解码的 最后一个代码块151n相关的解码数据并不存储在外部存储器147内。而是，最后一个代码块151n的解码数据仍保持在IR缓冲器135内。 

每个代码块151a-n由turbo解码器模块139解码时，基带处理电路123可聚集所有解码的代码块数据151a-n，并且执行错误检测处理。为了聚集解码的代码块数据151a-n，，基带处理电路123可从外部存储器147和IR缓冲器135的组合中读取解码的代码块数据151a-n。比如，解码的最后一个代码块数据15ln可存储在IR缓冲器135内，而代码块151a-n中所有其他解码的数据存储在外部存储器147内。聚集解码的代码块数据151a-n的结果总体上有效地等同于解码输入比特流254(图2A)。 

在聚集所有解码的代码块数据151a-n之后，turbo解码器模块139可使用错误检测模块141(图1)执行错误检测处理。错误检测处理比如可为循环冗余检验(CRC)，其为聚集的解码代码块数据生成对应的CRC值。错误检测模块141比较所生成的CRC值和预定的期望CRC值。如果所生成的CRC值与预定的期望CRC值匹配，那么输入比特流254被视为通过CRC，从而使得输入比特流被指定为充分接收。 

然而，如果生成的CRC值与预定的期望CRC值不匹配，那么输入比特流254被视为失败。失败的CRC可向接收器系统100(图1)表明，输入比特流254为噪声或者信号质量/清晰度低。当CRC失败时，可向接收器系统100发送重新传输的信号。在各种实施方式中，基带处理电路123发起用于重新传输的信号的请求。 

接下来，在图3中，示出了根据本公开的各种实施方式实施在图1的接收器系统100内的基带处理电路123的实例的示图。图3提供了需要重新传输的信号时进行turbo解码的非限制性实例。可响应于CRC失败的解码的输入比特流，将重新传输的信号发送给接收器系统100。 

当解码的输入比特流使CRC失败时，无线重新传输的信号被发送给接收器系统100。接收器系统100将重新传输的信号转换成重新传输的比特流267，从而使得重新传输的比特流267位于数字域内。重新传输的比特流267可表示与输入比特流254相同的实质性信息(图2A)。然而，由于传输信道特性，所接收的比特信息在重新传输的比特流267和输入比特流254之间发生变化。此外，在各种实施方式中，重新传输的比特流267可受到与输入比特流254的格式化不同的编码程序。比如，在传输之前，重新传输的比特流267可受到不同的穿刺模式(puncturing pattern)、不同的编码率、不同的数据传输率等，或者任何其他从输入比特流254改变了重新传输的比特流267的格式编码处理。 

如图3中所示，基带处理电路123响应于输入比特流254的失败的CRC，接收重新传输的比特流267。当基带处理电路123接收重新传输的比特流267时，输入比特流254的所有解码的代码块数据151a-n(图2A)可存储在外部存储器147内。为此，IR缓冲器135具有可用的存储器容量，以便于重新传输的比特流267的处理和解码。 

代码块模块126被配置成将重新传输的比特流267分成一组重新传输的代码块267a-n。每个重新传输的代码块267a-n对应于输入比特流254的代码块151a-n。比如，第一重新传输的代码块267a对应于第一代码块15la；第二重新传输的代码块267b对应于第二代码块151b等。为此，第一重新传输的代码块267a表现出与第一代码块151a相同的信息。然而，由于信道接收条件或任何其他编码处理，第一重新传输的代码块267a的比特模式可与第一代码块151a不同。 

在各种实施方式中，第一传输的代码块267a被发送给限幅器模块128，以进行限幅。其后，第一传输的代码块267a被存储在IR缓冲器135内。存储外部存储器147内的解码的第一代码块数据151a然后被加载至IR缓冲器135内。这可通过使用外部存储器控制器144(图1)而实现。 

HARQ模块132可访问IR缓冲器135，以对第一传输的代码块267a和解码的第一代码块数据15la的组合进行HARQ操作。比如，HARQ模块132可对第一传输的代码块267a和解码的第一代码块数据151a执行追加合并处理。HARQ模块可有效地使用最大比合并，以将第一传输的代码块267a的比特和与解码的第一代码块数据151a相关的比特进行组合。这使得基带处理电路123填充原始的输入比特流254内所包含的缺少的或不确定的比特。 

基带处理电路123可以通过将每个重新传输的代码块267a-n和对应的代码块151a-n进行组合而以上述方式继续处理剩余的传输的代码块267b-n。此外，turbo解码器模块139的错误检测模块141(图1)可以对重新传输的比特流267和输入比特流254的组合执行错误检测检查。如果错误检测失败，则可将随后的重新传输的信号发送给接收器系统100，以进行另外的组合。对于每一次重新传输的信号与先前传输的信号组合，通过错误检测的可能性会增大。 

使用α/β计算的并行处理代码块 

现在参照图4，示出了根据本公开的各种实施方式实施在图1的接收器系统100内的基带处理电路123的实例。图4提供了对单个代码块151a-n执行并行解码的非限制性实例。 

如图4中所示，将输入比特流254划分成一组固定长度的代码块151a-n。可单独地处理单个代码块151a-n并且将其存储在IR缓冲器135(图1)内。存储在IR缓冲器135内的代码块151a-d被turbo解码器模块139访问。turbo解码器模块139包括一组turbo解码器416a-d，以将代码块151a-n并行解码。基带处理电路123可将给定的代码块151a-n划分成多个评价窗口506a-x。每个评价窗口506a-x对应于彼此唯一的不重叠的时间范围。 

在各种实施方式中，每个turbo解码器416a-d可被分配顺序评价窗口506a-x的相应片段。为此，每个turbo解码器416a-d并行处理顺序评价窗口的相应片段。每个片段包括预定数量的评价窗口506a-x。 

参照图5A，示出了根据本公开的各种实施方式实施在图1的接收器系统100内的turbo解码器模块139的实例的示图。图5A描述了对代码块151a-n(图2A)进行α和β操作的非限制性实例。 

图5A描述了被配置成对代码块151a-n执行α和β操作的四个turbo解码器416a-d。每个turbo解码器416a-d接收顺序评价窗口506a-x的相应片段。比如，第一turbo解码器416a接收第一片段的评价窗口506a-f。第二turbo解码器416b接收第二片段的评价窗口506g-1。第三turbo解码器416c接收第三片段的评价窗口506m-r。并且，第四turbo解码器416d接收第四片段的评价窗口506s-x。 

如图5A中所示，每个turbo解码器416a-d沿着时间轴并行处理相应片段。为了将每个片段的处理初始化，可进行预取616。进行预取616，以将代码块数据加载至每个turbo解码器内。在每个turbo解码器416a-d解码相应片段之前，预取616操作消耗大量的时间。类似地，当turbo解码器416a-d对片段完成处理时，进行后放(post-put)623，以将任何解码数据写入存储器/缓冲器内。 

当turbo解码器416a-d开始解码相应的片段时，turbo解码器416a-d通过对响应片段的第一评价窗口506a、506g、506m、506s进行α操作而开始。α操作为前向概率操作，其自始至终处理一个对应的评价窗口506a-x的数据。 

当turbo解码器416a-d完成对响应片段的第一评价窗口506a、506g、506m、506s进行α操作时，turbo解码器416a-d继续对相应片段的第二评价窗口506b、506h、506n、506t进行α操作。然而，每个turbo解码器416a-d 同时对相应片段的第一评价窗口506a、506g、506m、506s进行α操作以及在相应片段的第二评价窗口506b、506h、506n、506t进行α操作。β操作为反向概率操作，其自始至终处理一个对应的评价窗口506a-x的数据。 

因此，在图5A的实例中，对于同一评价窗口506a-x，并不同时进行α操作和β操作。比如，相对于第一片段的第一评价窗口506a，首先进行α操作，并且在完成α操作之后，进行β操作。 

通过对评价窗口506a-x进行α操作和β操作，可计算对应的对数似然比(LLR)628a-x。比如，对于第一片段的第一评价窗口506a而言，计算对应的LLR计算628a。α操作完成并且β操作开始时，这个LLR计算628a被初始化。当计算这个LLR计算628a时，turbo解码器416a使用第一评价窗口506a的α操作的结果，并且将这些结果和turbo解码器416a对第一评价窗口进行β操作时的第一评价窗口506a的β操作的结果相结合。在图5A的这个实施下，在完成α操作之后，计算第一评价窗口506a的LLR计算628a数据。 

此外，如图5A的非限制性实施方式中所示，每个turbo解码器416a-d同时开始处理相应的片段。此外，对特定的评价窗口506a-x顺序进行α操作和β操作。 

参照图5B，示出了根据本公开的各种实施方式的实施在图1的接收器系统100内的turbo解码器模块139的实例。图5B提供了对于图5A的解码方案来说是可选的解码方案。 

5B提供了同时而非顺序为一个特定的评价窗口506a-x执行α操作和β操作的非限制性实例。此外，5B提供每个turbo解码器416a-d的开始时间是交错的而不是每个turbo解码器416a-d的开始时间保持在同一开始时间的非限制性实例。 

turbo解码器模块139内的每个turbo解码器416a-d被配置成接收代码块151a-n的相应片段(图2A)。每个片段被划分成预定数量的顺序评价窗口506a-x。在各种实施方式中，对每个评价窗口506a-x同时进行α操作和β操作，从而使得特定的评价窗口506a-x的α操作和β操作同时而不是顺序地被执行。当对特定的评价窗口506a-x同时进行α操作和β操作时，，对应的LLR计算635a-x、638a-x在评价窗口506a-x的中间点处被初始化。中间点643比如可为评价窗口的开始和评价窗口的结束之间的中点。 

第一LLR计算635a-x反映了对评价窗口506a-x的后半部分进行α操作和β操作的结果。第二LLR计算638a-x反映了对评价窗口506a-x的前半部分进行α操作和β操作的结果。 

比如，假设第一turbo解码器416a正处理第一片段的第一评价窗口506a。在第一turbo解码器416a处理这个特定的评价窗口506a时，第一turbo解码器416a同时对这个特定的评价窗口506a进行α操作和β操作。随着第一turbo解码器416a处理前进通过(advances through)这个特定的评价窗口506a，第一turbo解码器到达中间点643。在中间点处，turbo解码器将第一LLR计算635a和第二LLR计算638a的计算初始化。第一LLR计算635a基于评价窗口506a的β操作的前半部分，其对应于由评价窗口506a表示的数据的后半部分。第一LLR计算635a还基于评价窗口506a的α操作的后半部分，其对应于由评价窗口506a表示的数据的后半部分。 

此外，在以上实例中，第二LLR计算638a基于评价窗口506a的β操作的后半部分，其对应于由评价窗口506a表示的数据的前半部分。第二LLR计算638a还基于评价窗口506a的α操作的前半部分，其对应于由评价窗口506a表示的数据的前半部分。 

通过组合用于这个特定的评价窗口506a的第一LLR计算635a和第二LLR计算638a，可确定评价窗口506a的整个LLR。在这种情况下，整 个LLR等同于图5A中对应的LLR计算628a。因此，图5B提供了用于计算第一评价窗口506a的LLR计算628a的可选方案。 

此外，图5B提供了并行执行以处理代码块151a-n的相应片段的turbo解码器416a-d的非限制性实例(图2A)。在各种实施万式中，turbo解码器416a、c的一部分的开始时间可与turbo解码器416b、d的另一部分的开始时间交错或者从其偏移。比如，为开始时间的差值的偏移量646，可等于处理评价窗口506a-x所需要的时间的一半。通过使turbo解码器416a、c的一部分的开始时间与turbo解码器416b、d的另一部分的开始时间偏移，turbo解码器模块139可减少处理时间，该处理时间等于评价窗口的持续时间长度的一半。在这方面，可以实现处理时间的减少而不会增加涉及执行α操作和β操作的硬件资源。 

现在参照图6A，为根据本公开的各种实施方式示出了实施为图1的接收器系统100中的基带处理电路123的多个部分的功能的一个实例的流程图。要理解的是，图6A的流程图仅提供了多种不同类型的功能设置的一个实例，这些功能设置可被用于实施由本文中所描述的基带处理电路123所执行的逻辑部分的操作。作为一种选择，图6A的流程图可视为描述根据一个或多个实施方式的在基带处理电路123中执行的方法步骤的一个实例。 

从参考数字703开始，基带处理电路123将输入比特流254(图2A)划分成代码块151a-n(图2A)。在各种实施方式中，输入比特流表示跨越TTI的以数字域表示的数据。该数据可由接收器系统100(图1)的至少一部分无线接收。在各种实施方式中，实施为基带处理电路123的一部分的代码块模块126(图1)将输入比特流254划分成固定长度的代码块151a-n。在参考数字706处，基带处理电路123从代码块151a-n组分离第一代码块151a。分离第一代码块151a，以单独地处理第一代码块151a。 

在参考数字709处，基带处理电路123对分离的代码块151a-n执行HARQ处理。基带处理电路123可使用HARQ模块132(图1)。HARQ模块可确分离的代码块151a-n的软符号。在各种实施方式中，在HARQ模块132对分离的代码块151a-n进行处理之前，限幅器模块128对分离的代码块151a-n进行限幅。HARQ模块132将处理的分离的代码块151a-n存储在IR缓冲器135内(图1)，如参考数字712处所示。在各种实施方式中，优化IR缓冲器的尺寸，以一次处理单个处理的代码块151a-n。 

在参考数字715处，基带处理电路123从1R缓冲器135中读取分离的代码块。比如，由基带处理电路123所使用的turbo解码器模块139(图1)进行读取操作。在各种实施方式中，turbo解码器模块139包括一组并行的turbo解码器，用于并行处理单个代码块151a-n。turbo解码器模块139被配置成读取解码数据(比如，LLR数据)或者将该解码数据写入外部存储器147内，以便于将每个代码块151a-n解码。 

在参考数字718处，基带处理电路123对分离的代码块151a-n进行一个或多个解码操作。在参考数字721处，基带处理电路123将编码的代码块151a-n存储在外部存储器147内(图1)。基带处理电路123可使用外部存储器控制器144(图1)，以便于写入外部存储器147内。外部存储器147比如可为与1R缓冲器135分开的片外存储器。外部存储器147也可为由基带处理电路123所使用的高速缓冲存储器。 

在参考数字724处，如果存在仍需要被解码的其他代码块151b-n，那么如参考数字727处所示，基带处理电路123从1R缓冲器中去除分离的代码块151a-n。为此，基带处理电路123清除IR缓冲器135内的至少一部分数据，以增大可用空间，来存储随后处理的代码块151b-n。在参考数字731处，基带处理电路123从代码块151a-n组分离下一个代码块151a-n。基带处理电路123单独地处理下一个代码块151a-n。 

在所有剩下的代码块151b-n被处理和解码之后，基带处理电路123分支到参考数字734。在参考数字734处，基带处理电路123聚集单独解码的代码块151a-n的所有数据。聚集的解码代码块数据151a-n等同于整体上将输入比特流254解码。为了聚集解码的代码块数据151a-n，基带处理电路123可从外部存储器147和1R缓冲器135的组合中或者从专用解码比特缓冲器中，读取解码的代码块数据151a-n。基带处理电路123对聚集的解码代码块数据151a-n执行错误检测处理，如参考数字737处所示。比如，错误检测模块141(图1)可进行CRC操作。在基带处理电路123内进行的错误检测操作可被配置成用于各种实施，比如，对每个单独的代码块151a-n执行局部错误检测操作。在这个非限制性实例中，生成局部错误检测结果并在检测处理结束时将这些结果彼此相结合。根据所结合的局部错误检测结果，可确定输入比特流254的通过/失败状态。 

在参考数字742处，CRC可通过或失败。如果CRC通过，那么在参考数字745处，从存储器中去除解码的代码块数据151a-n。比如，可清除IR缓冲器135和外部存储器147的代码块数据。然后，基带处理电路123准备将下一个输入比特流解码。 

如果CRC失败，那么基带处理电路123分支到参考A。 

现在参照图6B，为根据本公开的各种实施方式示出了实施为图1的接收器系统100的基带处理电路123的多个部分的功能的一个实例的流程图。要理解的是，图6B的流程图仅提供了多种不同类型的功能设置的一个实例，这些功能设置可用于实施由本文中所描述的基带处理电路123所执行的逻辑部分的操作。作为一种选择，图6B的流程图可视为描述根据一个或多个实施方式的基带处理电路123内实施方法步骤的一个实例。图6B的流程图在参考A处开始。 

在参考数字748处，基带处理电路123接收重新传输的比特流267(图3)。可响应于CRC失败的输入比特流254(图2A)，接收重新传输的比特 流267。在参考数字751处，基带处理电路123将重新传输的比特流267划分成重新传输的代码块267a-n(图3)。每个重新传输的代码块267a-n对应于相应的代码块151a-n(图2A)。基带处理电路123可使用代码块模块126(图1)，将重新传输的比特流267划分成重新传输的代码块267a-n。 

在参考数字756处，基带处理电路123分离第一重新传输的代码块267a。第一重新传输的代码块267a与第一代码块151a对应。第一重新传输的代码块267a可从剩余的重新传输的代码块267b-n中分离，以便于每个重新传输的代码块267a-n的单独处理/解码。 

在参考数字759处，基带处理电路123将重新传输的代码块存储在IR缓冲器135(图1)内。在参考数字762处，基带处理电路123将对应的代码块151a-n加载至IR缓冲器135内。比如，如果第一重新传输的代码块267a被准备进行处理，并且相应地存储在IR缓冲器135内，那么将输入比特流254(图2A)的第一代码块151a加载至IR缓冲器135内。作为第一代码块151a的先前解码结果的第一代码块15la可以从外部存储其147(图1)被加载。 

在参考数字765处，基带处理电路123对重新传输的代码块267a-n和对应的代码块151a-n进行追加合并。追加合并可由HARQ模块132(图1)作为HARQ处理的至少一部分来实施。如果存在将要单独处理的剩余的重新传输的代码块，如参考数字768处所示，那么基带处理电路123分支到参考数字771。 

在参考数字771处，基带处理电路123去除1R缓冲器135内存储的数据，以增大存储当前处理的数据的缓冲器容量。在参考数字774处，基带处理电路123分离下一个重新传输的代码块267b-n，以便于每个剩余的重新传输的代码块267b-n的单独处理。 

如果没有要处理和/或解码的剩余的重新传输的代码块267b-n，那么基带处理电路123分支到参考数字777。在参考数字777处，基带处理电路123进行错误检测。比如，基带处理电路123聚集每个组合的重新传输的代码块267a-n并且执行CRC。重新传输的比特流267和原始输入比特流254的组合的通过CRC的可能性大于仅原始输入比特流254。 

在参考数字781处，如果CRC通过，那么在参考数字784处，基带处理电路123从存储器中去除解码的块数据。因此，基带处理电路123准备处理下一个输入比特流。然而，如果CRC失败，那么在基带处理电路123内可接收一个新的重新传输的比特流。 

实施在接收器系统100(图1)内的基带处理电路123以及本文中所描述的其他各种系统可以软件或由通用硬件执行的代码来实现。作为一种选择，这同样也以专用硬件或软件/通用硬件和专用硬件的组合来实现。如果以专用硬件来实现，则每个可以被实施为使用多种技术中的任一种或多种技术的组合的电路或状态机。这些技术可包括但不限于，用来基于一个或多个数据信号的施加执行各种逻辑功能的具有逻辑门的离散逻辑电路、具有适当的逻辑门的专用集成电路或其他元件等。本领域的技术人员通常深谙这样的技术，因此，在本文中不对其进行详细描述。 

图6A和图6B的流程图示出了实施在接收器系统100内的基带处理电路123的多个部分的实施的功能和操作。如果以软件实现，那么由参考数字表示的每个区块可表示模块、片段或包括执行特定逻辑功能的程序指令的代码的一部分。程序指令可以源代码或机器代码的形式实现，所述源代码包括以编程语言写出的人类可读语句，机器代码包括由合适的执行系统(比如，计算机系统或其他系统内的处理器)可识别的数字指令。可从源代码等中转换机器代码。如果以硬件实现，那么由参考数字表示的每个区块可表示用于执行特定的逻辑功能的一个电路或多个互连的电路。 

尽管图6A和图6B的流程图示出了特定的执行顺序，但是要理解的是，所述执行顺序可与所描述的执行顺序不同。比如，可相对于所示的顺序，扰乱两个或多个区块的执行顺序。此外，可同时或部分同时地执行在图6A和图6B中连续示出的两个以上的区块。此外，在一些实施方式中，可跳过或省略图6A和图6B中所示的一个或多个区块。此外，为了增强实用性、进行计算、测量性能、或者帮助排除故障等，可将任何数量的计数器、状态变量、警告信号、或消息加入本文中所描述的逻辑流程中。要理解的是，所有这种变化在本公开的范围内。 

此外，本文中所述的逻辑或应用(包括基带处理电路123，其包括软件或代码)可以在由指令执行系统(例如，计算机系统或其他系统中的处理器)使用或与指令执行系统结合的任何永久性计算机可读介质来实现。从这个意义上来说，比如，逻辑可包括的语句包含可从计算机可读介质中获取并且由指令执行系统执行的指令和声明。在本公开的上下文中，“计算机可读介质”可为可包含、存储或保持本文中所描述的由指令执行系统使用或与指令执行系统结合的介质。 

计算机可读介质可包括多个物理介质中的任一个，比如，磁性、光学、或半导体介质。一种合适的计算机可读介质的更具体的实例包括但不限于磁带、软磁盘、磁硬盘、存储卡、固态驱动器、USB快闪驱动器、或光盘。此外，计算机可读介质可为随机存取存储器(R』4M)，包括比如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)或磁性随机存取存储器(MRAM)。此外，计算机可读介质可为只读存储器(ROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、或其他类型的存储器装置。 

应强调的是，本公开的上述实施方式仅仅为实施方式可能具有的实例，提出这些实例，以便清晰地理解本公开的原理。可对上述实施方式进行多种变形和修改，而基本不脱离本公开的精神和原理。所有这样的修改和变形意在包括在由以下权利要求所保护的本公开的范围内。 

Claims (10)

1.一种方法，包括：

将输入比特流划分成代码块组并且从所述代码块组分离第一代码块；

对所述第一代码块执行混合自动重传请求(HARQ)处理，以生成处理的第一代码块；

将所述处理的第一代码块存储在增量冗余(IR)缓冲器内；

对所述处理的第一代码块执行turbo解码处理，以生成解码的第一代码块数据，并且将所述解码的第一代码块数据存储在外部存储器内；以及

从所述IR缓冲器中去除所述处理的第一代码块，以将所述代码块组的剩余部分解码。

2.根据权利要求1所述的方法，进一步包括

从所述代码块组中分离第二代码块；

对所述第二代码块执行HARQ处理，以生成处理的第二代码块；

其中，从所述IR缓冲器中去除所述处理的第一代码块以将所述代码块组的剩余部分解码包括，将所述处理的第二代码块存储在所述IR缓冲器内。

3.根据权利要求1所述的方法，进一步包括：

对所述代码块组的每个代码块单独执行HARQ处理，以生成对应的处理的代码块；

对每个处理的代码块单独执行turbo解码处理，以生成对应的解码的代码块数据；

聚集每个解码的代码块数据，以生成解码的比特流；以及

对所述解码的比特流执行错误检测处理，以生成错误检测值。

4.根据权利要求3所述的方法，进一步包括响应于与预定的期望值匹配的错误检测值，从所述外部存储器和所述IR缓冲器中去除与每个代码块相关的所述解码的代码块数据。

5.根据权利要求3所述的方法，进一步包括：

响应于与预定的期望值不匹配的错误检测值，接收传输的比特流；以及

将重新传输的比特流划分成重新传输的代码块，其中，所述重新传输的代码块包括第一重新传输的代码块，所述第一重新传输的代码块对应于所述第一代码块。

6.根据权利要求5所述的方法，进一步包括将所述第一重新传输的代码块存储在所述IR缓冲器中并将所述第一代码块从所述外部存储器加载至所述IR缓冲器中。

7.根据权利要求6所述的方法，进一步包括通过执行从所述IR缓冲器的读取操作，对所述第一重新传输的代码块和所述第一代码块执行追加合并处理。

8.根据权利要求1所述的方法，其中，执行所述turbo解码处理包括操纵解码器组，以并行解码所述第一代码块。

9.一种系统，包括：

基带处理电路，被配置成将输入比特流划分成代码块组；

增量冗余(IR)缓冲器，被配置成单独地存储每个代码块；

turbo解码器模块，被配置成单独地将每个代码块解码，以生成对应的解码的代码块数据，每个代码块从所述IR缓冲器中被顺序读取，所述turbo解码器模块包括被配置成用于并行处理的并行turbo解码器组；以及

存储器，被配置成存储与所述代码块组的至少一部分相关的所述解码的代码块数据。

10.一种系统，包括：

处理电路，被配置成：

将传输时间间隔的输入比特流划分成一组代码块，每个代码块具有固定的长度；

将每个代码块顺序存储在增量冗余(IR)缓冲器内；以及

通过turbo解码器模块将每个代码块单独地解码，以为相应的代码块生成对应的解码数据，所述turbo解码器模块包括被配置成用于并行处理的并行turbo解码器组。

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