CN103364712A

CN103364712A - Evs测试电路、evs测试系统和evs测试方法

Info

Publication number: CN103364712A
Application number: CN2013101219882A
Authority: CN
Inventors: N·加涅; C·克莱恩; S·马卡卢索
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2012-04-09
Filing date: 2013-04-09
Publication date: 2013-10-23
Also published as: CN203350395U

Abstract

本申请述及一种电压应力(EVS)测试电路、EVS测试系统和EVS测试方法。所述EVS测试电路包括：第一开关和第二开关，其配置为接收正应力电压或负应力电压，其中所述第一开关配置为向第一半导体器件的栅极提供正应力电压，并将负应力电压与所述第一半导体器件的栅极隔离开，并且其中所述第二开关配置为向第二半导体器件的栅极提供负应力电压，并将正应力电压与所述第二半导体器件的栅极隔离开。所述EVS测试电路可以配置为向所述第一半导体器件或第二半导体器件提供EVS测试，而不存在除所述正应力电压或负应力电压之外的动力，并且在某些示例中，不需要接入所述第一半导体器件或所述第二半导体器件的源极或漏极。

Description

EVS测试电路、EVS测试系统和EVS测试方法

技术领域

本申请大体来说涉及半导体器件，更具体地，涉及不使用动力地对半导体器件做电压应力(electrical voltage stress，EVS)测试。

背景技术

在金属氧化物半导体场效应晶体管(MOSFET)器件中，栅极氧化物层可包括：电介质材料例如二氧化硅(SiO₂)的均匀层，所述均匀层配置为在器件导通时将器件的栅极端与连接器件的源漏极区域的导电沟道分隔开。在一示例中，栅极氧化物缺陷可包括(但不限于)：针孔缺陷；不均匀的栅极氧化物厚度；或由例如栅极氧化物形成期间氧气不足、栅极氧化物均匀生长图案的瑕疵、栅极氧化物掩模中微粒污染等引起的其它栅极氧化物击穿。可以使用EVS测试来加速对栅极氧化物缺陷的检测。

发明内容

本申请提供一种电压应力(EVS)测试电路，包括：

第一开关和第二开关，所述第一开关和第二开关配置为接收正应力电压或负应力电压，

其中所述第一开关配置为向第一半导体器件的栅极提供正应力电压，并将所述第一半导体器件的栅极与负应力电压隔离开，并且

其中所述第二开关配置为向第二半导体器件的栅极提供负应力电压，并将正应力电压与所述第二半导体器件的栅极隔离开。

本申请提供一种电压应力(EVS)测试系统，包括：

单个外部焊垫，配置为接收正应力电压或负应力电压；

均包括栅极的第一半导体器件和第二半导体器件；以及

EVS测试电路，配置为将正应力电压或负应力电压从所述单个外部焊垫提供至所述第一半导体器件或所述第二半导体器件的栅极，所述EVS测试电路包括：第一开关和第二开关，所述第一开关和第二开关均连接至所述单个外部焊垫，所述第一开关连接至所述第一半导体器件，所述第二开关连接至所述第二半导体器件，并且所述第一开关和第二开关配置为从所述单个外部焊垫接收所述正应力电压或负应力电压，

其中所述第一开关配置为将所述单个外部焊垫处的正应力电压提供至所述第一半导体器件的栅极，并将所述单个外部焊垫处的负应力电压与所述第一半导体器件的栅极隔离开，并且

其中所述第二开关配置为将所述单个外部焊垫处的负应力电压提供至所述第二半导体器件的栅极，并将所述单个外部焊垫处的正应力电压与所述第二半导体器件的栅极隔离开。

本申请提供一种电压应力(EVS)测试方法，包括：

使用第一开关：

接收正应力电压；

向第一半导体器件的栅极提供所述正应力电压；以及

将所述第一半导体器件的栅极与负应力电压隔离开；以及

使用第二开关：

接收负应力电压；

向第二半导体器件的栅极提供所述负应力电压；以及

将所述第二半导体器件的栅极与正应力电压隔离开。

附图说明

在附图(其不一定按比例绘制)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同例子。附图以示例而非限制的方式大体示出了本文中所论述的各个实施例。

图1大体上示出了包括MOSFET器件和第一外部焊垫(pad)以及第二外部焊垫的示例性EVS测试配置；

图2大体上示出了包括单个外部焊垫以及一个或更多个开关的示例性EVS测试电路，所述一个或更多个开关配置为向一个或更多个半导体器件传递正应力电压或负应力电压；

图3和图4大体上示出了施加于半导体器件的正应力电压和负应力电压以及相应的泄漏电流的示例性模拟结果；

图5大体上示出了包括第一预驱动器电路和第二预驱动器电路的示例性电路，所述第一预驱动器电路和第二预驱动器电路配置为分别驱动第一半导体器件和第二半导体器件；

图6大体上示出了包括第三预驱动器电路的示例性电路，所述第三预驱动器电路配置为驱动第三半导体器件。

具体实施方式

图1大体上示出了包括金属氧化物半导体场效应晶体管(MOSFET)器件105或其它场效应晶体管(FET)以及第一外部焊垫110和第二外部焊垫111的示例性电压应力(EVS)测试配置100。在图1的示例中，MOSFET器件105包括：n型MOSFET(NMOS)器件，其包括接地的栅极端106、与第一外部焊垫110连接的源极端107以及与第二外部焊垫111连接的漏极端108。为了对栅极端106接地和MOSFET器件105处于高阻抗即“截止”状态的MOSFET器件105做EVS测试，可以向第一外部焊垫110和第二外部焊垫111施加应力电压，并且可以使用第一外部焊垫110和第二外部焊垫111来测量栅极端106和导电沟道或MOSFET器件105的一个或更多个其它部分之间的泄漏。如果不能通过外部焊垫接入MOSFET器件105的栅极端106，则必须向MOSFET器件105施加动力，以将栅极端106接地，或否则将MOSFET器件105置于测试模式下。

除了其他方面，本发明人已认识到了这样的系统和方法，所述系统和方法提供电路中一个或更多个半导体器件(例如具有高栅极氧化物面积的一个或更多个大场效应晶体管(FET)等)的双应力范围(正和负)EVS测试，而无需向所述电路提供电源电压，并具有对整个电路设计的最小冲击。在某些示例中，本文公开的示例性系统和方法不需要(例如除应力电压外的)动力、测试模式、或接入电路中一个或更多个器件的源极或漏极。此外，熔丝技术可以将本文公开的系统与整个电路设计隔离开。

图2大体上示出了包括单个外部焊垫115以及一个或更多个开关的示例性EVS测试电路200，所述一个或更多个开关配置为将应力电压(正应力电压或负应力电压)从外部焊垫115传递给一个或更多个测试节点，以向与所述一个或更多个测试节点连接的一个或更多个半导体器件提供EVS测试。在一示例中，所述一个或更多个半导体器件可包括电路中需要EVS测试的一个或更多个大FET，并且所述正应力电压或负应力电压可以被施加于所述一个或更多个FET的栅极，而不需要接入所述一个或更多个FET的源极连接或漏极连接，且能够测量所述一个或更多个FET的栅极泄漏。在一示例中，所述应力电压可包括幅度高于MOSFET器件105被设计承受的幅度的电压，例如针对5V栅极氧化物的8V等。

许多半导体器件包括预驱动器电路，所述预驱动器电路配置为向所述半导体器件的栅极施加电压，以在操作期间控制所述半导体器件的状态。所述预驱动器电路典型地包括n型MOSFET(NMOS)器件和/或p型MOSFET(PMOS)器件。在一示例中，依赖于所述预驱动器电路中MOSFET的类型(而不依赖于经历EVS测试的半导体器件的类型)，可以向所述半导体器件的栅极施加正或负应力电压，以提供EVS测试，使得所施加的应力电压不将所述预驱动器电路器件置于低阻抗状态下，从而允许响应于所施加的应力电压(而非流经预驱动器电路器件的电流)来检测所述半导体器件的栅极泄漏。在某些示例中，依赖于所述预驱动器电路器件和所施加的应力电压，可以使用一个或更多个欠压容限(undervoltage tolerance，UVT)电路或过压容限(overvoltage tolerance，OVT)电路来确保所述预驱动器电路器件保持在高阻抗即“截止”状态下。

在一示例中，测试电路200的所述一个或更多个开关可包括：第一开关120，包括第一p型MOSFET(PMOS)器件121；第二开关125，包括第二PMOS器件126；第三开关130，包括第一n型MOSFET(NMOS)器件131和第二NMOS器件132；或第四开关135，包括第三NMOS器件136和第四NMOS器件137。在一示例中，所述PMOS器件和NMOS器件中的每一个器件均可包括栅极、漏极和源极。在其它示例中，第一开关120、第二开关125、第三开关130和第四开关135中的一个或更多个可包括与以上所述数目不同的PMOS或NMOS器件，或一个或更多个其它PMOS、NMOS或其它器件。

在图2的示例中，第一PMOS器件121、第二PMOS器件126、第一NMOS器件131、第二NMOS器件132、第三NMOS器件136以及第四NMOS器件137中的每一器件的栅极可以接地，第一PMOS器件121、第二PMOS器件126的源极和第一NMOS器件131、第三NMOS器件136的漏极可以连接至外部焊垫115，第一NMOS器件131和第二NMOS器件132的源极可以相连，第三NMOS器件136和第四NMOS器件137的源极可以相连，并且第一PMOS器件121、第二PMOS器件126、第二NMOS器件132、第四NMOS器件137的漏极可以连接至各第一、第二、第三和第四测试节点124、129、134、139。

在某些示例中，测试电路200可在无动力的情况下操作。例如在无动力的状态下，第一开关120、第二开关125、第三开关130和第四开关135的栅极均可以处于地电势处。在这些栅极处于地电势处的情况下，第一开关120和第二开关125仅能将正电压从外部焊垫115传递至第一或第二测试节点124、129，而第三开关130和第四开关135仅能将负电压从外部焊垫115传递至第三和第四测试节点134、139。

第一开关120和第二开关125可包括：PMOS-only(仅PMOS)开关，配置为在无动力状态下向半导体器件的栅极节点施加来自外部焊垫115的正应力电压。在一示例中，所述正应力电压可有利于这样的半导体器件，所述半导体器件具有预驱动器电路，所述预驱动器电路包括有输出级中的标准NMOS器件、或器件的块体(bulk)短接于源极或接地的NMOS器件。在该示例中，所述正应力电压可使NMOS器件的漏-体二极管(drain-to-bulk diode)在EVS测试期间保持反向偏置，这对于观察所述半导体器件的栅极泄漏是理想的。

在一示例中，第三开关130或第四开关135可包括：NMOS-only(仅NMOS)开关，配置为在无动力状态下向半导体器件的栅极节点施加来自外部焊垫115的负应力电压。在一示例中，所述负应力电压可有利于这样的半导体器件，所述半导体器件具有栅极预驱动器电路，所述预驱动器电路包括有输出级中的标准PMOS器件。在该示例中，栅极接地的所述PMOS器件将不把负应力电压反馈给电源电压，而负应力电压可偏置栅极接地的NMOS器件或正向偏置连接到所述负应力电压上的任何漏-体二极管。在一示例中，在这些输出级上可能需要UVT保护，以保持适当的偏置和二极管隔离。

在某些示例中，与正应力电压或负应力电压组合的PMOS-only开关和NMOS-only开关可与宽范围的预驱动器电路一起使用。此外，与源极或漏极测量相比，半导体器件(例如FET)的栅极节点的EVS测试可允许更准确的泄漏测量。进一步地，由于本文所述的系统和方法设计为在没有电路动力的情况下操作，所以不需要接入漏极或源极来向受测试的器件或电路提供应力电压。

图3和图4大体上示出了施加于半导体器件的正应力电压和负应力电压以及相应的泄漏电流的示例性模拟结果300、400(包括示例性半导体器件尺寸)。示例性模拟结果300示出-8V EVS应力电压，示例性模拟结果400示出+8V EVS应力电压，各应力电压均导致纳安(nA)级电流泄漏，这足以确定由制造缺陷引起的泄漏(例如栅极泄漏)增加了。

图5大体上示出了包括第一预驱动器电路145和第二预驱动器电路155的示例性电路500，第一预驱动器电路145和第二预驱动器电路155配置为分别驱动第一半导体器件140和第二半导体器件150。在该示例中，第一半导体器件140包括PMOS器件，第二半导体器件150包括NPOW器件。尽管第一半导体器件140和第二半导体器件150分别包括不同的类型(p型和n型)，但第一、第二预驱动器电路145、155的配置使用第三和第四测试节点134、139来确定是要将正应力电压还是要将负应力电压施加于第一半导体器件140和第二半导体器件150的栅极。示例性电路500可配置为在第三和第四测试节点134、139处接收负应力电压。

在一示例中，依赖于第一预驱动器电路145和第二预驱动器电路155中器件的配置或类型以及施加于第一半导体器件140和第二半导体器件150的栅极的应力电压的极性，可以使用UVT电路或OVT电路来确保所述预驱动器电路中的器件保持在高阻抗状态下。在一示例中，UVT电路可接收不同的电平，并输出接收到的最低电压。类似地，OVT电路可接收不同的电平，并输出接收到的最高电压。

在图5的示例中，第一预驱动器电路145和第二预驱动器电路155各包括：p型器件146、156，具有漏-体二极管；以及n型器件147、157，具有体-漏二极管(bulk-to-drain diode)。为确保n型器件147、157在存在负应力电压时保持在高阻抗状态下，可将UVT电路连接至所述n型器件(例如连接至n型器件147、157的块体)，以确保所述体-漏二极管保持反向偏置。

图6大体上示出了包括第三预驱动器电路165的示例电路600，第三预驱动器电路165配置为驱动第三半导体器件160。第三半导体器件160可包括LNDMOS器件，第三预驱动器电路165可包括n型器件166以及第一p型器件167和第二p型器件168。在图6的示例中，第三预驱动器电路165不适用于负电压应力。在该示例中，n型器件166包括漏-源二极管(drain-to-source diode)176，第一p型器件167包括源-漏二极管(source-to-drain diode)177，第二p型器件168包括源-漏二极管178。为对第三半导体器件160做EVS测试，可以使用第一测试节点124向第三半导体器件160的栅极施加正应力电压，使得这些二极管中的每个二极管响应于所施加的应力电压保持反向偏置。

附加说明和示例

上述具体实施方式包括对附图的参照，所述附图构成具体实施方式的一部分。附图通过示意的方式显示了可以实施本发明的具体实施例。这些实施例在本文中也称为“示例”。这样的示例还可包括除所示或所述要素外的要素。但是本发明人也构思了仅提供所示或所述要素的示例。此外，相对于本文所示或所述的具体示例(或其一个或更多个方面)或相对于其它示例(或其一个或更多个方面)而言，本发明人还构思了使用所示或所述要素(或其一个或更多个方面)的任意置换或组合的示例。

本文件所引用的所有出版物、专利和专利文件在此均通过引用而被全文引入(如同通过引用分别引入一般)。在本文件和通过引用被引入的文件之间的用法不一致的情况下，被引入的文件中的用法应被视为是对本文件的补充；对于不可调和的不一致，以本文件中的用法为准。

在本文件中，与专利文件通常使用的一样，术语“一”或“某一”用来包括一个或两个以上，这与使用“至少一个”或“一个或更多个”的其他例子没有关系。本文件中，除非另外指明，否则使用术语“或”指无排他性的或者，使得“A或B”包括：“A但不是B”、“B但不是A”以及“A和B”。所附的权利要求书中，术语“包含”和“在其中”是各个术语“包括”和“其中”的等同用法。同时，在所附的权利要求书中，术语“包含”和“包括”是开放性的，即包括除了权利要求中这种术语之后所列出的那些要素以外的要素的系统、装置、物品或步骤，依然视为落在该项权利要求的范围之内。而且，在所附的权利要求中，术语“第一”、“第二”和“第三”等仅仅用作标记，并非对对象有数量要求。

此文所述的方法示例可以至少部分地由机器或计算机实现。一些示例可包括计算机可读介质或机器可读介质，所述计算机可读介质或机器可读介质编码有可操作用于配置电子器件以进行如上示例所述的方法的指令。这样的方法的实现可包括代码例如微代码、汇编语言代码、高级语言代码等。这样的代码可包括用于进行各种方法的计算机可读指令。所述代码可形成计算机程序产品的一部分。此外，所述代码可以例如在执行期间或在任何其它时间被有形地存储于一个或更多个易失性或非易失性的有形的计算机可读介质中。这些有形的计算机可读介质的示例可包括但不限于硬盘、可拆除磁盘、可拆除光盘(例如CD和DVD)、磁带、记忆卡或记忆条、RAM、ROM等。

上述说明意在展示而非限制。例如上述示例(或其一个或更多个方面)可彼此组合使用。可以例如由本领域普通技术人员在阅读上述说明后来使用其它实施例。提供摘要来允许读者迅速确定该技术公开的性质。可以理解地认为其不用于解释或限制权利要求的范围或含义。同时在以上具体实施方式中，各种特征可以组合到一起来使公开更流畅。这不应被解释为未要求保护的公开的特征对于任何权利要求是必要的。相反，创造性的主题可能存在于比具体公开的实施例的所有特征更少的特征中。因此，这些权利要求被包含在具体实施方式中，各权利要求本身为独立的实施例，并且可以想象这样的实施例可在各种组合或置换中相互组合。本申请的范围应该由权利要求及其等价方案的整个范围确定。

Claims

1.一种电压应力(EVS)测试电路，包括：

2.根据权利要求1所述的EVS测试电路，其中，所述第一开关和第二开关配置为在没有动力的情况下操作，所述动力为除所述正应力电压或负应力电压之外的动力。

3.根据权利要求1所述的EVS测试电路，其中，所述第一开关配置为响应于接收正应力电压而向第一半导体器件的栅极提供所述正应力电压，并响应于接收负应力电压而将所述负应力电压与所述第一半导体器件的栅极隔离开，并且

其中，所述第二开关配置为响应于接收负应力电压而向第二半导体器件的栅极提供所述负应力电压，并响应于接收正应力电压而将所述正应力电压与所述第二半导体器件的栅极隔离开。

4.根据权利要求1所述的EVS测试电路，其中，所述第一开关和第二开关配置为从单个外部焊垫接收所述正应力电压或负应力电压。

5.根据权利要求1所述的EVS测试电路，其中，所述第一开关包括p型半导体器件，并且其中所述第二开关包括n型半导体器件。

6.根据权利要求5所述的EVS测试电路，其中，所述第一开关包括p型半导体器件，所述p型半导体器件包括栅极、源极和漏极，

其中所述第二开关包括第一n型半导体器件和第二n型半导体器件，所述第一n型半导体器件和第二n型半导体器件分别包括栅极、源极和漏极，

其中所述p型半导体器件的栅极连接至所述第一n型半导体器件和第二n型半导体器件的栅极，并配置为接地，

其中所述第一n型半导体器件的源极连接至所述第二n型半导体器件的源极，

其中所述p型半导体器件的源极和所述第一n型半导体器件的漏极相连，并配置为从单个外部焊垫接收正应力电压或负应力电压，

其中所述p型半导体器件配置为当在所述源极处接收到正应力电压时，在所述漏极处提供正应力电压，并且当在所述源极处接收到负应力电压时，将负应力电压与所述漏极隔离开，并且

其中所述第一n型半导体器件和第二n型半导体器件配置为当在所述第一半导体器件的漏极处接收到负应力电压时，在所述第二n型半导体器件的漏极处提供负应力电压，并且当在所述第一半导体器件的漏极处接收到正应力电压时，将正应力电压与所述第二n型半导体器件的漏极隔离开。

7.一种电压应力(EVS)测试系统，包括：

单个外部焊垫，配置为接收正应力电压或负应力电压；

均包括栅极的第一半导体器件和第二半导体器件；以及

8.根据权利要求7所述的EVS测试系统，其中，所述EVS测试电路配置为向所述第一半导体器件和第二半导体器件提供EVS测试，而不需要向所述EVS测试系统提供除所述正应力电压或负应力电压之外的动力。

9.根据权利要求7所述的EVS测试系统，其中，所述EVS测试电路配置为向所述第一半导体器件或所述第二半导体器件提供EVS测试，而不需要接入所述第一半导体器件或所述第二半导体器件的源极或漏极。

10.一种电压应力(EVS)测试方法，包括：

使用第一开关：

接收正应力电压；

向第一半导体器件的栅极提供所述正应力电压；以及

将所述第一半导体器件的栅极与负应力电压隔离开；以及

使用第二开关：

接收负应力电压；

向第二半导体器件的栅极提供所述负应力电压；以及

将所述第二半导体器件的栅极与正应力电压隔离开。

11.根据权利要求10所述的EVS测试方法，包括：

用所述正应力电压和所述负应力电压为所述第一开关和所述第二开关提供动力。

12.根据权利要求10所述的EVS测试方法，其中，接收所述正应力电压和所述负应力电压包括：从单个外部焊垫接收所述正应力电压和所述负应力电压。

13.根据权利要求10所述的EVS测试方法，包括：

向所述第一半导体器件或所述第二半导体器件提供EVS测试，其中所述第一半导体器件或所述第二半导体器件包括源极和漏极，并且其中所述提供EVS测试包括：提供EVS测试，而不需要接入所述第一半导体器件或所述第二半导体器件的源极或漏极。