CN103309386B - 自校准稳定ldo调节器 - Google Patents

Abstract

本申请案涉及一种自校准稳定LDO调节器。一种大体上无条件稳定LDO调节器(40)包括第一电流路径(I_ref)和第二电流路径(I_diff)。所述第一电流路径(I_ref)提供参考电流。所述第二电流路径(I_diff)接收输入电压，用于基于所述输入电压相对于所述参考电流产生差分电流。所述第二电流路径(I_diff)具有感测电阻器(60)，用于感测所述差分电流。第一电流源(54)为所述第一电流路径(I_ref)和第二电流路径(I_diff)加偏压。第三电流路径(I_sense)感测所述差分电流，并且响应于其产生输入电压来控制所述差分电流。第二电流源(56)为所述第三电流路径(I_sense)加偏压。第一电压跟随器电路(64)在所述感测电阻器(60)的第一侧上接收第一电压，以提供模拟电压输出(VDDA)，并且第二电压跟随器电路(79)在所述感测电阻器(60)的第二侧上接收第二电压，以提供数字电压输出(VDD)。

Description

自校准稳定LDO调节器

技术领域

本文所述的各种方法和电路实施例总的来说涉及低压差(LDO)调节器，且更确切地说涉及大体上无条件稳定并且可以使用较小电容器结构或不使用电容器结构来构建的所描述的类型的自校准稳定LDO调节器。

背景技术

LDO调节器是线性DC电压调节器，并且广泛用于混合信号芯片上系统(SoC)装置中。举例来说，如今的SoC可含有数字、模拟、混合信号和通常射频功能，所有这些都在单一的芯片或衬底上，其可举例来说形式嵌入式系统的一部分。可在SoC上发现的各种电路中的一些电路的实例可包括放大器、模/数转换器(ADC)、数/模转换器(DAC)、锁相环路(PLL)及其类似物。

许多混合信号SoC功能会产生兆赫兹范围的频率的杂散发射，而传统的LDO调节器并不维持低阻抗输出。这会对SoC上的各种电路之间的隔离造成不利影响。尽管如此，LDO调节器常常用于在各种SoC电路之间提供隔离。

图1中展示了典型LDO调节器10的电示意图，现在参看图1。LDO调节器10具有第一放大器12，其非反相输入端上具有参考电压(VBG)，此电压举例来说是由带隙参考电压供应器(未图示)提供。VBG举例来说可为大约1.0V或1.2V。第一放大器12的反相输入端上施加有输出电压的一小部分，所述电压是由一个包括电阻器14和16的电阻分压器产生的。施加到第一放大器12的反相输入端的电压可大约等于VBG，使得第一放大器12的电压输出表示VBG与在电阻器16上的接头处产生的分压之间的电压差。第一放大器12可具有举例来说大约10kHz的相对低带宽，以便限制来自带隙电压调节器的原本可能传递到输出端的噪声。

第二放大器18接收来自第一放大器12的输出。第二放大器18具有举例来说大约1MHz的较宽的带宽，用以跨越其操作频率维持高达已知转角频率的低阻抗输出。第二放大器18的输出端连接到FET20的栅极。FET20的源极连接到VCC，并且漏极连接到电阻器16的一个末端。电阻器16的另一末端连接到参考电位或接地。LDO调节器的输出是从节点22上的FET20的漏极获取，并且通常大约是1.4V。

图1中所示的类型的LDO调节器通常具有两个环路，一个在FET20的栅极上具有高阻抗节点19，从而驱动节点22上的单一低阻抗输出V_out。因此，输出阻抗是由电阻器14和16的总电阻除以环路增益而确定。此类LDO调节器最佳适于芯片外电容器结构，或者其中带隙电压VBG远离LDO调节器输出电压V_OUT的应用中。传统的LDO调节器是针对给定负载电流和电容设计，并且必须对于给定I_LOAD/C_LOAD是稳定的。然而，传统的LDO调节器的稳定性在低负载电流和高负载电容场景下显著降级。此外，传统的LDO调节器对于较高频率下的杂散发射的抑制效果不良。

如图2的曲线所示，图1中所示的类型的传统的LDO调节器在大约1MHz以下在20欧姆范围内维持低R_OUT，由曲线24加以说明。这在较高频率下逐渐增加到千欧范围内，由曲线26展示。在10MHz以上的频率下，R_out可大于200欧姆，并且在甚至更高的频率下可增加到莫欧范围。同时，第二放大器18电路的带宽到1MHz时大体上是平坦的，由曲线28展示，然后在1MHz以上减小，由曲线30展示。

电路10的效率R_{out_eff}大致为R_out/(环路增益)。R_out是由电阻器14和16的大小确定，其可为大约100千欧。然而，随着环路增益开始降到3dB频率以上，R_out开始上升(举例来说，参见图2的曲线，其中3dB频率大约是1MHz)。因此，过去，必须每次都要依据操作频率和输出端上的电容负载针对每一新应用重新设计LDO调节器。

除上文所描述的难题之外，目前的LDO调节器还需要集成电路构造中的很大部分的电路面积。举例来说，在PLL中，LDO调节器可能会占用多达1/4的PLL面积。

电流消耗和必需的去耦电容器随应用不同有很大变化。模拟电路大部分是使用高压栅极装置设计为具有VDDA(～＝1.4V)。数字电路需要VDD调节到1.2V，因为这种电路是使用芯装置建构的。大多数模拟块的电流较小，举例来说，大约2到5mA。然而，大多数模拟块对于SoC噪声很敏感。举例来说，在混合信号应用中，ADC、DAC和PLL电路在其时钟频率下生成噪声，其可在大约1到50MHz之间。如上文所论述，传统的LDO调节器在这些频率的较高范围上具有非常大的R_OUT。因此，LDO调节器常常经设计而与模拟块电流和噪声无关。

因此，需要一种无条件稳定的LDO调节器来在大范围的负载电容器和电流上驱动负载。还需要一种较小的LDO调节器，其在MHz频率下具有低输出电阻R_OUT，并且可向模拟和数字电路两者供应电流。

发明内容

本文所述的方法和电路实施例提供一种具有低阻抗输出级的无条件稳定LDO调节器架构。在所述LDO调节器架构中，通过一个独立于负载且独立于I_LOAD/C_LOAD的内部节点来控制稳定性。低阻抗输出级可为混合信号应用提供模拟和数字调节的供应电压两者。因为负载电流较小，所以与先前的LDO调节器电路相比所述LDO调节器可以在较小面积中实施。

在一个实施例中，提供一种数字积分器环路以实现对数字供应的精细调节，并且可以提供从同一高阻抗节点驱动的多个输出级以实现具有良好隔离的不同输出电压。

因此，根据本文所述的LDO调节器的一个实施例，提供一种差分放大器。所述差分放大器具有：第一电流路径，用于接收参考电压以便控制所述第一电流路径中的参考第一电流；以及第二电流路径，用于接收输入电压以便基于所述输入电压相对于所述第一电流在所述第二电流路径中产生差分第二电流。第一电流源为所述第一和第二电流路径加偏压。第三电流路径感测所述第二电流，并且响应于所述感测到的第二电流产生输入电压以控制所述第二电流。第二电流源为所述第二电流路径加偏压，第一电压跟随器电路从所述第二电流路径接收电压以提供模拟电压输出。

在一个实施例中，第二电压跟随器电路从所述第二电流路径接收电压以提供数字电压输出。数字误差电路依据数字电压输出的变化来调整所述第二电压跟随器电路中的传递晶体管的有效大小。所述数字误差电路包括多个开关和对应多个晶体管，其中多个晶体管中的所选择的晶体管可通过所述开关与所述传递晶体管并联连接，并且还包括：差分放大器，其具有一个输入端用于从所述第三电流路径接收参考电压，和另一输入端用于接收所述数字电压输出；以及数字积分器，其具有输入端接收所述差分放大器的输出，和输出端用于控制所述多个开关。

根据另一实施例，本文中描述一种LDO调节器，其中提供差分放大器。所述差分放大器包括第一和第二电流路径。所述第一电流路径接收参考电压，用于控制参考第一电流。所述第二电流路径接收输入电压以便基于所述输入电压相对于所述第一电流在所述第二电流路径中产生差分第二电流。所述第二电流路径中具有感测电阻器，用于产生电压来感测所述第二电流。第一电流源为所述第一和第二电流路径加偏压。第三电流路径感测所述第二电流，并且响应于所述感测到的第二电流产生输入电压以控制所述第二电流。第二电流源为所述第二电流路径加偏压。第一电压跟随器电路在所述感测电阻器的第一侧上接收第一电压，以提供模拟电压输出，并且第二电压跟随器电路在感测电阻器的第二侧上接收第二电压以提供数字电压输出。

在一个实施例中，数字误差电路依据数字电压输出的变化来调整所述第二电压跟随器电路中的传递晶体管的有效大小。所述数字误差电路包括多个开关和对应多个晶体管，其中多个晶体管中的所选择的晶体管可通过所述开关与所述传递晶体管并联连接。所述数字误差电路还包括：差分放大器，其具有一个输入端用于从所述第三电流路径接收参考电压，和另一输入端用于接收所述数字电压输出；以及数字积分器，其具有输入端接收所述差分放大器的输出，和输出端用于控制所述多个开关。

在又一实施例中，本文中描述一种LDO调节器，其中第一电流路径提供参考电流。第二电流路径接收输入电压，用于响应于所述输入电压相对于参考电流产生差分电流。第一电流源为第一和第二电流路径加偏压。第三电流路径感测差分电流，并且响应于其而产生输入电压。第二电流源为所述第二电流路径加偏压。第一电压跟随器电路从第二电流路径接收第一输出电压以提供模拟电压输出，并且第二电压跟随器电路用于从所述第二电流路径接收第二输出电压以提供数字电压输出。

在一个实施例中，数字误差电路依据数字电压输出的变化来调整所述第二电压跟随器电路中的传递晶体管的有效大小。所述数字误差电路包括多个开关和多个晶体管，每一晶体管与多个开关中的相应一者相关联。所述开关中的每一者选择性地将晶体管与第二电压跟随器电路中的传递晶体管并联连接。差分放大器具有一个输入端用于从所述第三电流路径接收参考电压，和另一输入端用于接收所述数字电压输出，以及数字积分器，其具有输入端接收所述差分放大器的输出，和输出端用于控制所述多个开关。

附图说明

图1是典型现有技术LDO调节器的电示意图。

图2说明图1的LDO调节器的电阻对频率和环路带宽对频率的曲线。

图3是具有模拟和数字输出两者的无条件稳定LDO调节器的电示意图。

在图式的各图中，使用相同的参考编号来指代相同的或类似的部件。

具体实施方式

本文所述的LDO调节器架构使用已知的极点和零点在内部闭合LDO调节环路，以确保模拟输出电压VDDA和数字输出电压VDD的稳定性。使用复制源极跟随器电路针对数字输出电压VDD生成低阻抗输出。以等于传递晶体管的VGST的数字输出电压的变化为代价获得有保证的稳定性。通过围绕输出电压建构缓慢数字误差校正电路来处理此操作，所述电路在界限内控制传递晶体管的大小以调节输出电压。这使得能够在小于定制建构的传统LDO调节器的1/3的面积中构建具有定制建构的传统LDO调节器的1/2功率消耗的LDO调节器。因为能够实现小面积构造，所以可以自由地使用多个LDO调节器在SoC上的其它电路与系统之间提供供应隔离。

传递晶体管并不是LDO调节器稳定性环路的一部分。因此，针对混合信号应用可使用相同LDO调节器来生成模拟和数字供应电压两者。在使用中，节省效果变得加倍，并且还有附加优点，即在SoC层级上提供了应用与应用的隔离。

图3中展示了具有模拟和数字输出两者的无条件稳定LDO调节器40的电示意图，现在参看图3。LDO调节器40具有差分放大器42，其具有pmos负载晶体管44和46以及nmos输入晶体管48和50。pmos负载晶体管44和nmos输入晶体管48建立第一电流路径，并且pmos负载晶体管46和nmos输入晶体管50建立第二电流路径。

pmos负载晶体管44和46的源极连接到线路52上的供应电压VSUPPLY。电流源由nmos晶体管54和56提供，所述晶体管镜射nmos晶体管58建立的电流。偏压电流连接到nmos晶体管58的漏极和栅极，并且每一nmos晶体管58、54和56的源极连接到参考电位VSS。因此，在第一电流路径中产生参考第一电流IREF，并且在第二电流路径中产生差分第二电流IDIFF。

电流感测电阻器60连接在pmos晶体管46的漏极与nmos晶体管50的漏极之间。应指出，节点62是高阻抗节点，其向模拟输出nmos晶体管64供应控制电压。nmos晶体管64经连接以提供电压跟随器电路，并且在图3的实例电路40中提供源极跟随器电路。

举例来说可为1.4V的模拟电压输出VDDA产生于输出节点65上的nmos晶体管64的源极上。由nmos晶体管64提供的源极跟随器输出级在宽频率范围上具有低输出阻抗。在一个实施例中，在兆赫频率下，R_OUT可被确定为低，举例来说小于100欧姆，例如小于50欧姆。这还有助于减少SoC上的其它电路模块之间的任何耦合。

在差分放大器42的环路中产生的电压输出由第三电流路径加以控制，所述第三电流路径包括与可变电阻器68和电流源nmos晶体管56串联的nmos晶体管66。nmos晶体管56与(举例来说)先前电路中使用的60千欧电阻器的大小(大约占用320平方微米)相比可较小，举例来说，24平方微米。通过nmos晶体管66的栅极上的电压在第三电流路径中产生第三电流I_SENSE，所述电压是在第二电流路径中的nmos晶体管50的漏极上产生的。

在电路如上所述构建的情况下，由nmos传递晶体管64提供的源极跟随器输出级是在差分放大器42的内部环路外部。因此，由于电路的稳定性受到差分放大器42的内部环路控制，所以电路的稳定性与C_LOAD和I_LOAD无关。

此外，如果使得电阻器60具有40千欧的电阻，在电容为大约5pf的情况下，在0.8MHz下产生极点。这将模拟输出电压VDDA与数字输出电压VDD有效隔离(以下描述)。

在上文所描述的电路40的模拟部分的操作的一个实例中，VDD_SUPPLY可大约是3V，并且VBG可大约是0.9V。(VDD_SUPPLY应足以提供至少VDDA+V_TH+V_ON的余裕空间。)nmos晶体管66、电阻器68和nmos晶体管56经构建，使得nmos晶体管50的栅极上的电压与VBG大体上相同，在此实例中大约为0.9V。跨越电阻器60下降的电压大约是200mV，这将输出节点62上的模拟输出电压控制为大约1.4V(+V_th+V_GST)。这使得输出节点63上的电压大约为1.2V(+V_th+V_GST)。当负载较轻(电流较小)时，输出装置的VGST为～0mV。在低电流条件下，VDDA可能上升VGST(～150mV)，然而，这并不会造成问题，因为VDDA可经受1.8V。

尽管图3中所示的电路实施例不使用电容器，但是如果期望的话，那么可任选地将举例来说大约1pf的小补偿电容器连接在nmos晶体管64的栅极与接地之间来改进电源抑制比(PSRR)。类似地，可任选地将大约1pf(未图示)的小电容器连接在nmos晶体管66的栅极与接地之间。可在不实质性提高总体电路的大小的情况下获得此大小的电容器。

第二电压跟随器电路在数字输出节点70上产生电路40的数字输出，第二电压跟随器电路是图3中所示的实施例中的源极跟随器电路。源极跟随器电路包括nmos传递晶体管72。nmos传递晶体管72的栅极连接到nmos晶体管50的漏极，借此电阻器60将模拟输出电压VDDA与数字输出电压VDD隔离，如上文所描述。数字输出电压可举例来说为1.2V。

然而，电路40的稳定性是以数字输出电压VDD的变化为代价获得的，数字输出电压VDD等于nmos传递晶体管72的V_GST。可通过围绕输出电压建构缓慢数字误差校正电路74来处理此操作，以在界限内控制传递晶体管72的大小以调节数字输出节点70上的电压VDD。数字误差校正电路74具有比较器76，用以将数字输出节点70上的电压与可能是期望的数字输出电压(例如说明的实例中所示的1.2V)的参考电压比较。参考电压可在电阻器68上的接头上产生。

比较器76具有预定量的滞后，举例来说，28mV，使得如下文所描述，当数字输出电压VDD仅接近触发点具有微小变化时，数字误差校正电路74不会快速切换或抖动。来自比较器76的输出控制数字积分器，其可以是升降计数器78。如图所示，nmos晶体管79向比较器76和升降计数器78提供供应电压VDD_INT。

来自升降计数器78的输出控制开关80-82，其选择性地将复制nmos传递晶体管84-86的栅极连接到nmos传递晶体管72的栅极。这使所选择的复制nmos传递晶体管84-86在相应电压触发点下与nmos传递晶体管72并联连接。这有效控制了传递晶体管72的大小以调节数字输出节点70上的电压VDD。因此，如果比较器76在数字输出节点70上检测到较高电压，则升降计数器78将向下计数到触发点，在所述触发点上，与nmos晶体管72并联放置的“指状物”的数目减少。另一方面，对于大型VGST用于相同电流的较小输出装置将把数字输出电压VDD下推到较低值。在低电流条件下，举例来说，VDD可能上升VGST(大约150mV)。

图3的实例中所示的类型的LDO调节器具有许多技术优点。举例来说，因为影响电路的稳定性的所有节点都在内部，所以所述电路在较小电流值下在宽广范围的输出电容上大体上无条件稳定，并且可以适合于其中输出电流是在0到20mA范围内的应用。与先前LDO调节器的高阻抗输出相比，输出可设定为所期望的低阻抗。本文所述的类型的LDO调节器可用于供应模拟和数字调节的电压两者。另外，可将额外数字电压输出电路与本文所述类型的LDO调节器一起使用来改进数字输出电压的精确性。因为电路中可能没有电容器(取决于应用)，并且先前的LDO调节器的大型电阻器已经被较小的电流源取代，所以本文所述的类型的LDO调节器的总体大小可减小，举例来说，减小到先前LDO调节器的大小的1/5。

已经相对于各种装置或元件描述了电连接、耦合和连接。连接和耦合可以是直接或间接的。第一电装置与第二电装置之间的连接可以是直接电连接，或者可以是间接电连接。间接电连接可包括插入元件，其可处理从第一电装置到第二电装置的信号。

尽管已用某种程度的确切性描述和说明了本发明，但应理解，已经仅借助于实例进行了本揭示，并且在不脱离如下文所主张的本发明的精神和范围的情况下，可依靠对部件的组合和布置的许多变化。

Claims (20)

1.一种LDO调节器，其包含：

差分放大器，其具有：第一电流路径，用于接收参考电压以便控制所述第一电流路径中的参考第一电流；和第二电流路径，用于接收输入电压以便基于所述输入电压相对于所述第一电流在所述第二电流路径中产生差分第二电流；

第一电流源，用于为所述第一和第二电流路径加偏压；

第三电流路径，用于感测所述第二电流，并且响应于所述感测到的第二电流产生所述输入电压，以便控制所述第二电流；

第二电流源，用以为所述第二电流路径加偏压；以及

第一电压跟随器电路，用于从所述第二电流路径接收电压以提供模拟电压输出。

2.根据权利要求1所述的LDO调节器，其中所述电压跟随器电路是源极跟随器电路。

3.根据权利要求1所述的LDO调节器，其进一步包含第二电压跟随器电路，用于从所述第二电流路径接收电压，以提供数字电压输出。

4.根据权利要求3所述的LDO调节器，其中所述第二电压跟随器电路是包含传递晶体管的源极跟随器电路。

5.根据权利要求4所述的LDO调节器，其进一步包含数字误差电路，用以依据所述数字电压输出的变化来调整所述传递晶体管的有效大小。

6.根据权利要求5所述的LDO调节器，其中所述数字误差电路包含多个开关和对应的多个晶体管，其中所述多个晶体管中的所选择的晶体管可通过所述开关与所述传递晶体管并联连接。

7.根据权利要求6所述的LDO调节器，其进一步包含：

比较器，其具有一个输入端用于从所述第三电流路径接收参考电压和另一输入端用于接收所述数字电压输出；以及

数字积分器，其具有一输入端以接收所述比较器的输出和若干输出端用于控制所述多个开关。

8.根据权利要求7所述的LDO调节器，其中所述比较器具有预定量的滞后。

9.一种LDO调节器，其包含：

差分放大器，其包括第一和第二电流路径，

所述第一电流路径用于接收参考电压以便控制参考第一电流，

所述第二电流路径用于接收输入电压以便基于所述输入电压相对于所述第一电流在所述第二电流路径中产生差分第二电流，

所述第二电流路径中具有感测电阻器，用于产生电压来感测所述第二电流；

第一电流源，用于为所述第一和第二电流路径加偏压；

第三电流路径，用于感测所述第二电流，并且响应于所述感测到的第二电流产生所述输入电压，以控制所述第二电流；

第二电流源，用以为所述第二电流路径加偏压；

第一电压跟随器电路，用于在所述感测电阻器的第一侧上接收第一电压，以提供模拟电压输出；以及

第二电压跟随器电路，用于在所述感测电阻器的第二侧上接收第二电压以提供数字电压输出。

10.根据权利要求9所述的LDO调节器，其中所述第一和第二电压跟随器电路是源极跟随器电路。

11.根据权利要求10所述的LDO调节器，其中所述第一和第二电压跟随器电路各自包含传递晶体管。

12.根据权利要求11所述的LDO调节器，其进一步包含数字误差电路，用以依据所述数字电压输出的变化来调整所述第二电压跟随器电路的所述传递晶体管的有效大小。

13.根据权利要求12所述的LDO调节器，其中所述数字误差电路包含多个开关和对应的多个晶体管，其中所述多个晶体管中的所选择的晶体管可通过所述开关与所述传递晶体管并联连接。

14.根据权利要求13所述的LDO调节器，其进一步包含：

比较器，其具有一个输入端用于从所述第三电流路径接收参考电压和另一输入端用于接收所述数字电压输出；以及

数字积分器，其具有一输入端以接收所述比较器的输出和若干输出端用于控制所述多个开关。

15.根据权利要求14所述的LDO调节器，其中所述比较器具有预定量的滞后。

16.一种LDO调节器，其包含：

第一电流路径，用于提供参考电流；

第二电流路径，用于接收输入电压，以便响应于所述输入电压相对于所述参考电流产生差分电流；

第一电流源，用于为所述第一和第二电流路径加偏压；

第三电流路径，用于感测所述差分电流并且响应于其产生所述输入电压；

第二电流源，用以为所述第二电流路径加偏压；

第一电压跟随器电路，用于从所述第二电流路径接收第一输出电压以提供模拟电压输出；以及

第二电压跟随器电路，用于从所述第二电流路径接收第二输出电压以提供数字电压输出。

17.根据权利要求16所述的LDO调节器，其中所述第一和第二电压跟随器电路是源极跟随器电路。

18.根据权利要求16所述的LDO调节器，其中所述第一和第二电压跟随器电路是源极跟随器电路，其各自包含传递晶体管。

19.根据权利要求18所述的LDO调节器，其进一步包含数字误差电路，用以依据所述数字电压输出的变化来调整所述第二电压跟随器电路的所述传递晶体管的有效大小。

20.根据权利要求19所述的LDO调节器，其中所述数字误差电路包含：

多个开关；

多个晶体管，其各自与所述多个开关中的相应一者相关联，所述开关中的每一者选择性地将晶体管与所述传递晶体管并联连接；

比较器，其具有一个输入端用于从所述第三电流路径接收参考电压和另一输入端用于接收所述数字电压输出；以及

数字积分器，其具有一输入端以接收所述比较器的输出和若干输出端用于控制所述多个开关。