CN114356011B - 低压差线性稳压器电路 - Google Patents

Abstract

本申请提供了一种低压差线性稳压器电路，涉及集成电路技术领域。该电路包括：驱动电路、第一控制模块和第二控制模块。第一控制模块包括N个第一电流输出电路，根据PLL电路中VCO的工作频率能够控制第一控制模块中导通的第一电流输出电路的数量，从而为PLL电路中的模拟模块提供足够的驱动电流。第二控制模块包括M个第二电流输出电路，根据PLL电路输出的时钟信号的数量，能够控制第二控制模块中导通的第二电流输出电路的数量，从而为PLL电路中数字模块提供足够的驱动电流。根据本申请实施例，能够提高LDO自身的工作效率。

Description

低压差线性稳压器电路

技术领域

本申请涉及集成电路技术领域，尤其涉及一种低压差线性稳压器电路。

背景技术

锁相环(phase-locked loop，简写PLL)被广泛地应用于集成电路中用于时钟信号的处理。在很多的场合，PLL的输出时钟信号需要有精准的频率。

目前，为了简化PLL芯片结构，通常采用低压差线性稳压器电路为PLL提供供电电压和驱动电流。为了保证PLL输出的时钟信号有精准的频率，低压差线性稳压器电路(LowDropout Regulator，LDO)需要保证LDO自身的工作效率。但是相关技术中LDO无法保证自身的工作效率。

发明内容

本申请实施例提供了一种低压差线性稳压器电路，能够提高LDO自身的工作效率。

第一方面，本申请实施例提供了一种低压差线性稳压器电路，其特征在于，应用于锁相环PLL电路，所述PLL电路包括数字模块和模拟模块，所述PLL电路具有模拟信号输入端和数据信号输入端，所述模拟信号输入端用于向所述模拟模块提供驱动电流，所述数字信号输入端用于向所述数字模块提供驱动电流，所述低压差线性稳压器电路包括：

驱动电路，具有第一输入端、第二输入端、第一输出端、第二输出端和使能端口，用于基于所述第一输入端的参考电压，从所述第一输出端输出第一驱动电压，所述使能端口用于接收第一控制信号，在所述第一控制信号的控制下，从所述第二输出端输出第二驱动电压，所述第二输入端与所述模拟信号输入端连接，所述第一驱动电压的电压值和所述第二驱动电压的电压值与所述参考电压均成倍数关系；

第一控制模块，包括N个第一电流输出电路，所述N个第一电流输出电路中的每个第一电流输出电路用于接收第二控制信号(en1)，并在所述第二控制信号的控制下导通或关闭，在所述第一电流输出电路导通的情况下，所述第一电流输出电路用于根据所述第一驱动电压和所述第二驱动电压，向所述模拟信号输入端提供驱动电流；其中，所述N个第一电流输出电路中导通的第一电流输出电路向所述模拟信号输入端提供的驱动电流的电流值之和大于第一电流值，所述第一电流值为驱动所述PLL电路中的模拟模块工作的电流值；

第二控制模块，包括M个第二电流输出电路，所述M个第二电流输出电路中的每个第二电流输出电路的目标端与所述数字信号输入端连接，所述第二电流输出电路用于接收第三控制信号(en2)，并在所述第三控制信号的控制下导通或关闭，在所述第二电流输出电路导通的情况下，用于向所述数字信号输入端提供驱动电流；其中，所述M个第二电流输出电路中导通的第二电流输出电路向所述数字信号输入端提供的驱动电流的电流值之和大于第二电流值，所述第二电流值为驱动所述PLL电路中的数字模块工作的电流值；

其中，所述第二控制信号根据所述PLL电路中压控振荡器的工作频率确定，所述第三控制信号根据所述PLL电路输出的时钟信号的数量确定，N和M均为正整数，且N和M均A大于1。

在一种可能的实现方式中，所述N个第一电流输出电路中的每个第一电流输出电路包括：

第二开关模块，所述第二开关模块的第一控制端用于接收所述第二控制信号，所述第二开关模块的第一端连接电源电压端；

第三开关模块，所述第三开关模块的第一控制端用于接收所述第二控制信号，所述第三开关模块的第二控制端与所述第二开关模块的第二控制端连接，以接收第四控制信号(en1b)，所述第三开关模块的第一端与所述第二开关模块的第二端连接，所述第三开关模块的驱动输入端与所述驱动电路的第一输出端连接，以接收所述第一驱动电压；

第四开关模块，所述第四开关模块的第一控制端用于接收所述第二控制信号，所述第四开关模块的第二控制端与所述第二开关模块的第二控制端连接，所述第四开关模块的第一端与所述第三开关模块的第二端连接，以提供向所述模拟信号输入端提供驱动电流，所述第四开关模块的驱动输入端与所述驱动电路的第二输出端连接，以接收所述第二驱动电压，所述第四开关模块的第二端与接地端连接；

第五开关模块，所述第五开关模块的控制端与所述第二开关模块的第二控制端连接，以接收所述第四控制信号，所述第五开关模块的第一端与所述第三开关模块的第三控制端连接，所述第五开关模块的第二端与所述第四开关模块的第三控制端连接，所述第五开关模块的第三端与所述接地端连接。

在一种可能的实现方式中，所述第四控制信号与所述第二控制信号的电平状态相反；

针对所述N个第一电流输出电路中的第i个第一电流输出电路，在所述第二控制信号为第一电平，所述第四控制信号为第二电平的情况下，所述第二开关模块、所述第三开关模块和所述第四开关模块均导通，所述第五开关模块关闭，所述第i个第一电流输出电路导通，在所述第一驱动信号和所述第二驱动信号的驱动下，所述模拟信号输入端的电压值与所述参考电压的电压值相等，以向所述模拟信号输入端提供驱动电流；

在所述第二控制信号为第二电平，所述第四控制信号为第一电平的情况下，所述第二开关模块、所述第三开关模块和所述第四开关模块均关闭，所述第五开关模块导通，所述第i个第一电流输出电路关闭，其中，i＝1，2，……，N。

在一种可能的实现方式中，所述第二开关模块包括第一反相器和第一晶体管(M3)；

所述反相器的第一端用于提供所述第一控制端，所述反相器的第二端与所述第一晶体管(M3)的控制端连接，所述第一晶体管(M3)的控制端用于提供所述第二开关模块的第二控制端，所述第一晶体管(M3)的第一端用于提供所述第二开关模块的第一端，所述第一晶体管(M3)的第二端用于提供所述第二开关模块的第二端。

在一种可能的实现方式中，所述第三开关模块包括第一传输门(pg1)和第二晶体管(M4)；

所述第一传输门(pg1)的输入端用于提供所述第三开关模块的驱动输入端，所述第一传输门(pg1)的第一控制端用于提供所述第三开关模块的第一控制端，所述第一传输门(pg1)的第二控制端用于提供所述第三开关模块的第二控制端，所述第一传输门(pg1)的输出端与所述第二晶体管(M4)的控制端连接，所述第二晶体管(M4)的控制端用于提供所述第三开关模块的第三控制端，所述第二晶体管(M4)的第一端用于提供所述第三开关模块的第一端，所述第二晶体管(M4)的第二端用于提供所述第三开关模块的第二端。

在一种可能的实现方式中，所述第四开关模块包括第二传输门(pg2)和第三晶体管(M5)；

所述第二传输门(pg2)的输入端用于提供所述第四开关模块的驱动输入端，所述第二传输门(pg2)的第一控制端用于提供所述第四开关模块的第一控制端，所述第二传输门(pg2)的第二控制端用于提供所述第四开关模块的第二控制端，所述第二传输门(pg2)的输出端与所述第三晶体管(M5)的控制端连接，所述第三晶体管(M5)的控制端用于提供所述第四开关模块的第三控制端，所述第三晶体管(M5)的第一端用于提供所述第四开关模块的第一端，所述第三晶体管(M5)的第二端用于提供所述第四开关模块的第二端。

在一种可能的实现方式中，所述第五开关模块包括第四晶体管(M9)和第五晶体管(M10)；

所述第四晶体管(M9)的第一端用于提供所述第五开关模块的第一端，所述第四晶体管(M9)的第二端与所述第五晶体管(M10)的第二端连接，以提供所述第五开关模块的第三端，所述第四晶体管(M9)的控制端与所述第五晶体管(M10)的控制端连接，以提供所述第五开关模块的控制端，所述第五晶体管(M10)的第一端用于提供所述第五开关模块的第二端。

在一种可能的实现方式中，所述M个第二电流输出电路中的每个第二电流输出电路均包括：

第六开关模块，所述第六开关模块的第一控制端用于接收所述第三控制信号，所述第六开关模块的第一端连接电源电压端；

第七开关模块，所述第七开关模块的第一控制端用于接收所述第三控制信号，所述第七开关的第二控制端与所述第六开关模块的第二控制端连接，以接收第五控制信号，所述第七开关模块的第一端与所述第六开关模块的第二端连接，所述第七开关模块的驱动输入端与所述驱动电路的第一输出端连接，以接收所述第一驱动电压；

第八开关模块，所述第八开关模块的第一控制端用于接收所述第三控制信号，所述第八开关模块的第二控制端与所述第六开关模块的第二控制端连接，以接收所述第五控制信号，所述第八开关模块的第一端与所述第七开关模块的第二端连接，以提供所述目标端，所述第八开关模块的第二端与接地端连接；

第九开关模块，所述第九开关模块的控制端与所述第六开关模块的第二控制端连接，以接收所述第五控制信号，所述第九开关模块的第一端与所述第七开关模块的第二控制端连接，所述第九开关模块的第二端与第八开关模块的第二控制端连接，所述第九开关模块的第三端与所述接地端连接；

其中，所述第五控制信号的电平状态与所述第三控制信号的电平状态相反。

在一种可能的实现方式中，针对所述M个第二电流输出电路中的第j个第二电流输出电路，在所述第三控制信号为第一电平情况下，所述第五控制信号为第二电平的情况下，所述第六开关模块、所述第七开关模块和所述第八开关模块均导通，所述第九开关模块关闭，所述第i个电流输出电路导通，在所述第一驱动信号的驱动下，所述数字信号输入端的电压值与所述参考电压的电压值相等，以向所述数字信号输入端提供驱动电流；

在所述第三控制信号为第二电平情况下，所述第五控制信号为第一电平的情况下，所述第六开关模块、所述第七开关模块和所述第八开关模块均关闭，所述第九开关模块导通，所述第i个电流输出电路关闭，其中，j＝1，2，……，M。

在一种可能的实现方式中，所述第六开关模块包括第二反相器和第六晶体管(M6)；

所述第二反相器的第一端用于提供所述第六开关模块的第一控制端，所述第二反相器的第二端与所述第六晶体管(M6)的控制端连接，所述第六晶体管(M6)的第一端与电源电压端连接，所述第六晶体管(M6)的第二端用于提供所述第六开关模块的第二端。

在一种可能的实现方式中，所述第七开关模块包括第三传输门(pg3)和第七晶体管(M7)；

所述第三传输门(pg3)的输入端用于提供所述第七开关模块的驱动输入端，所述第三传输门(pg3)的第一控制端用于提供所述第七开关模块的第一控制端，所述第三传输门(pg3)的第二控制端用于提供所述第七开关的第二控制端，所述第三传输门(pg3)的输出端与所述第七晶体管(M7)的控制端连接；

所述第七晶体管(M7)的第一端用于提供所述第七开关模块的第一端，所述第七晶体管(M7)的第二端用于提供所述第七开关模块的第二端。

在一种可能的实现方式中，所述第八开关模块包括第四传输门(pg4)和第八晶体管(M8)；

所述第四传输门(pg4)的第一控制端用于提供所述第八开关模块的第一控制端，所述第四传输门(pg4)的第二控制端用于提供所述第八开关模块的第二控制端，所述第四传输门(pg4)的输出端与所述第七开关模块的第二端连接，所述第四传输门(pg4)的输入端与所述第八晶体管(M8)的控制端连接；

所述第八晶体管(M8)的控制端用于提供所述第八开关模块的第二控制端，所述第八晶体管(M8)的第一端用于提供所述第八开关模块的第一端，所述第八晶体管(M8)的第二端用于提供所述第八开关模块的第二端。

在一种可能的实现方式中，所述第九开关模块包括第九晶体管(M11)和第十晶体管(M12)；

所述第九晶体管(M11)的第一端用于提供所述第九开关模块的第一端，所述第九晶体管(M11)的第二端用于提供所述第九开关模块的第二端，所述第九晶体管(M11)的控制端与所述第十晶体管(M12)连接，以提供所述第九开关模块的控制端；

所述第十晶体管(M12)的第一端用于提供所述第九开关模块的第二端，所述第十晶体管(M12)的第二端用于提供所述第九开关模块的第三端。

在一种可能的实现方式中，所述驱动电路包括：

第一驱动电路，所述第一驱动电路的正向输入端用于提供所述第一输入端，所述第一驱动电路的输出端用于提供所述第一输出端，所述第一驱动电路用于根据所述参考电压输出所述第一驱动电压；

第二驱动电路，所述第二驱动电路的负向输入端与所述第一驱动电路的负向输入端耦接，以实现所述第二驱动电路的负向输入端的电压的电压值与所述参考电压的电压值相等，所述第二驱动电路的正向输入端接入所述目标端，以实现所述目标端的电压的电压值与所述参考电压的电压值相等；所述第二驱动电路的输出端用于提供所述第二输出端。

在一种可能的实现方式中，所述驱动电路包括：

第一运算放大器，所述第一运算放大器的正向输入端用于提供所述第一输入端，所述第一运算放大器的负向输入端与所述第二驱动电路的负向输入端耦接，所述第一运算放大器的输出端用于提供所述第一输出端；

第一开关模块，所述第一开关模块的第一控制端与所述第一运算放大器的输出端连接，所述开关模块的第二控制端用于接收第六控制信号(pd)，所述第一开关模块的第一端连接电源电压输入端，所述第一开关模块的第二端与所述第一运算放大器的负向输入端连接；

分压电路，所述分压电路的第一端与所述第一运算放大器的负向输入端连接，所述分压电路的第二端与接地端连接，以实现在所述第六控制信号控制所述开关模块导通的情况下，所述第二运算放大器的负向输入端的电压值与所述参考电压的电压值相等。

在一种可能的实现方式中，所述第二驱动电路包括第二运算放大器；

所述第二运算放大器的负向输入端与所述第一运算放大器的负向输入端耦接，以实现所述第二运算放大器的负向输入端的电压值与所述参考电压的电压值相等；所述第二运算放大器的正向输入端接入所述目标端，以实现所述目标端的电压值与所述参考电压的电压值相等。

本申请实施例提供的低压差线性稳压器电路。PLL电路中的模拟模块的工作频率不同，PLL电路中的模拟模块所需的电流也是不同的。因此，可以根据PLL电路中模拟模块的工作频率确定第二控制信号，进而可以根据第二控制信号，控制多个第一电流输出电路的导通或关闭，从而使得导通的多个第一电流输出电路共同为PLL电路中的模拟模块提供足够的驱动电流，也即导通的第一电流输出电路向所述模拟信号输入端提供的驱动电流的电流值之和大于第一电流值，所述第一电流值为驱动所述PLL电路中的模拟模块工作的电流值。PLL电路输出的时钟信号的数量在不同的应用中也是不同，而PLL电路输出的时钟信号的数量不同，PLL电路中的数字模块所需的电流也是不同的，因此，可以根据PLL电路中需要输出的时钟信号的数量确定第三控制信号，进而可以根据第三控制信号，控制多个第二电流输出电路的导通和关闭，从而使得导通的多个第二电流输出电路共同为PLL电路中的数字模块提供足够的驱动电流，也即导通的第二电流输出电路向所述数字信号输入端提供的驱动电流的电流值之和大于第二电流值，所述第二电流值为驱动所述PLL电路中的数字模块工作的电流值。通过本申请实施例能够提高LDO自身的工作效率。

附图说明

图1示出了本申请实施例提供的一种锁相环的结构示意图；

图2示出了本申请实施例提供的现有技术中低压差线性稳压器电路的结构示意图；

图3示出了本申请实施例提供的一种低压差线性稳压器电路的结构示意图；

图4示出了本申请实施例提供的一种低压差线性稳压器电路中第一电流输出电路的结构示意图；

图5示出了本申请实施例提供的一种低压差线性稳压器电路中第二电流输出电路的结构示意图；

图6示出了本申请实施例提供的一种低压差线性稳压器电路中驱动电路的结构示意图；

图7示出了本申请实施例提供的另一种低压差线性稳压器电路的结构示意图；

图8示出了本申请实施例提供的一种LDO的工作效率的对比示意图；

图9示出了本申请实施例提供的一种LDO的工作效率的对比示意图。

具体实施方式

为了使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本申请实施例中的技术方案进行描述。

在本申请实施例的描述中，“示例性的”、“例如”或者“举例来说”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”、“例如”或者“举例来说”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”、“例如”或者“举例来说”等词旨在以具体方式呈现相关概念。

在本申请实施例的描述中，术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，单独存在B，同时存在A和B这三种情况。另外，除非另有说明，术语“多个”的含义是指两个或两个以上。例如，多个系统是指两个或两个以上的系统，多个屏幕终端是指两个或两个以上的屏幕终端。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

锁相环(phase-locked loop，简写PLL)被广泛地应用于集成电路中用于时钟信号的处理。在很多的场合，PLL的输出时钟信号需要有精准的频率。

目前，为了改善噪声特性又不增加PLL芯片的管脚数目，通常采用低压差线性稳压器电路为PLL提供供电电压和驱动电流。通过LDO提供供电电压以及驱动电流的PLL电路如图1所示。其中，LDO用于接收正向电源电压和负向电源电压，并根据正向电源电压和负向电源电压生成电源信号Ldo-out1和Ldo-out2，其中电源信号Ldo-out1为向PLL电路中的模拟模块提供电源的信号，例如，电荷泵(Charge pump，CP)，低通滤波器(Low-pass Filter，LPF)和压控振荡器(voltage-controlled oscillator，VCO)等模拟模块。电源信号Ldo-out2为向PLL电路中的数字模块提供电源的信号，例如，鉴频鉴相器(Phase-frequencydetector，PFD)、输出分频器(Output Divider，OUT_DIV)和反馈分频器(Feed Back-DIV)等数字模块。

目前，相关技术中的LDO的电路结构如图2所示，vref是电压基准信号，放大器OA1和晶体管M2、电阻R1组成环路，从而使的fb点的电压等于vref的电压。晶体管M4、晶体管M5和放大器OA2组成的环路产生电源信号Ldo_out1，用来驱动PLL电路中的模拟模块。晶体管M7、晶体管M8产生电源信号Ldo_out2，用来驱动PLL电路中的数字模块。在PLL正常工作过程中，电源信号Ldo_out1和电源信号Ldo_out2驱动的电流随着不同的工作场合以及不同的时刻是变化的。对于不同的负载电流，通过放大器OA2控制晶体管M5工作在饱和区，从而可以使电源信号Ldo_out1的电压等于vref的电压。而电源信号Ldo_out2驱动PLL电路中的数字电路，对电压精度要求不高，所以可以不使用放大器而通过增加晶体管M8使电源信号Ldo_out2的变化减小。由于晶体管M5和晶体管M8在正常工作中都要消耗电流，因此晶体管M4和晶体管M7提供的电流只有一部分送给PLL电路正常工作，而另一部分被晶体管M5和晶体管M8消耗了，降低了LDO的工作效率。

基于此，本申请实施例提供了一种低压差线性稳压器电路，能够提高LDO自身的工作效率。

图3是本申请实施例提供的一种低压差线性稳压器电路的结构示意图。如图3所示，本申请实施例提供的低压差线性稳压器电路应用于PLL电路，从而为PLL电路提供驱动信号。具体地，PLL电路包括数字模块和模拟模块，且PLL电路包括模拟信号输入端和数字信号输入端。模拟信号输入端能够接收驱动电流，以向PLL电路中的模拟模块提供驱动电流，数字信号输入端能够接收第二驱动电流，以向PLL电路中的数字模块提供驱动电流。其中，低压差线性稳压器可以包括：驱动电路31、第一控制模块32和第二控制模块33。第一控制模块32与PLL电路中的模拟信号输入端连接，以向模拟信号输入端提供驱动电流。第二控制模块33与PLL电路中的数字信号输入端连接，以向数字信号输入端提供驱动电流。

在这里，第一控制模块32和第二控制模块33均连接了驱动模块31。其中，驱动模块31包括第一输入端、第二输入端、第一输出端和第二输出端。其中，第一输入端用于外接参考电压vref，并根据参考电压vref生成第一驱动电压vgate和第二驱动电压voa2-out。第一输出端输出第一驱动电压vgate，第二输出端输出第二驱动电压voa2-out。第二输入端与模拟信号输入端连接，从而使得模拟信号输入端的电压保持与参考电压vref一致。

由于PLL电路中的VCO的工作频率是变化的，且VCO工作在不同的频率时所消耗的电流是不同的，VCO的工作频率越大消耗的电流越大。因此，本申请实施例提供的第一控制模块包括N个第一电流输出电路。其中，N个第一电流输出电路可以在第二控制信号en1的控制下导通或关闭。导通的第一电流输出电路均能够向模拟信号输入端提供驱动电流，且导通的第一电流输出电路向模拟信号输入端提供的驱动电流的电流值之和大于第一电流值，第一电流值为驱动PLL电路中的模拟模块工作的电流值。如此，LDO能够向PLL电路中的模拟模块提供足够的电流，保证PLL电路输出的时钟信号的频率的精准度。N为正整数。

具体地，第一控制模块包括N个第一电流输出电路，N个第一电流输出电路中的每个第一电流输出电路用于接收第二控制信号(en1)，并在第二控制信号的控制下导通或关闭，在第一电流输出电路导通的情况下，第一电流输出电路用于根据第一驱动电压和第二驱动电压，向模拟信号输入端提供驱动电流；其中，N个第一电流输出电路中导通的第一电流输出电路向模拟信号输入端提供的驱动电流的电流值之和大于第一电流值，第一电流值为驱动PLL电路中的模拟模块工作的电流值。在这里，第二控制信号en1是根据PLL电路中的VCO的工作频率确定的。第二控制信号en1可以包括N位字符，每一位字符对应一个第一电流输出电路，从而第二控制信号能够同时控制每个第一电流输出电路的导通或关闭。如此，在PLL电路中的VCO的工作频率大的情况下，PLL电路中的模拟模块需要消耗的电流增加，则可以通过第二控制信号en1控制更多第一电流输出电路导通，也即根据PLL电路中的工作频率来控制第一控制模块中导通的第一电流输出电路数量，从而控制LDO输出给模拟信号输入端的驱动电流的电流值。

例如，VCO的工作频率范围为400MHz～1000MHz，可以把VCO的整个工作频率范围划分成4个区域，分别为400～550MHz，550～700MHz，700～850MHz，850～1000MHz。第一控制模块可以包括4个第一电流输出电路，第二控制信号en1可以包括四位字符en1[3：0]。其中，第一个第一电流输出电路接收第二控制信号中en1中的en1[0]。在这里，en1[0]为第一控制信号pd的反相信号。第二个第一电流输出电路接收第二控制信号中en1中的en1[1]，第三个第一电流输出电路接收第二控制信号中en1中的en1[2]，第四个第一电流输出电路接收第二控制信号中en1中的en1[3]。在VCO的工作频率在400～550MHz内的情况下，第一个第一电流输出电路导通，第二个第一电流输出电路至第四个第一电流输出电路均关闭，即en1[0]为高电平，en1[1]、en1[2]和en1[3]均为低电平。在VCO的工作频率在550～700MHz内的情况下，第一个第一电流输出电路和第二个第一电流输出电路导通，第三个第一电流输出电路和第四个第一电流输出电路关闭，即en1[0]和en1[1]均为高电平，en1[2]和en1[3]均为低电平。在VCO的工作频率在700～850MHz内的情况下，第一个第一电流输出电路、第二个第一电流输出电路和第三个第一电流输出电路均导通，第四个第一电流输出电路关闭，即en1[0]、en1[1]和en1[2]均为高电平，en1[3]为低电平。在VCO的工作频率在850～1000MHz内的情况下，第一个第一电流输出电路至第四个第一电流输出电路均导通，即en1[0]、en1[1]、en1[2]和en1[3]均为高电平。在这里，en1[N:0]的赋值可以根据VCO的工作范围手动赋值或者通过软件自动赋值。

如此，在VCO的工作频率变大的情况下，PLL电路中的模拟模块需要更大的电流，因此，导通的第一电流输出电路数量也需要增加。在VCO的工作频率变小的情况下，PLL电路中的模拟模块需要的电流减小，因此，导通的第一电流输出电路的数量也需要减小，提高了LDO的工作效率。

在PLL电路可以输出多路时钟信号的的情况下，用户可以根据自身应用设置PLL电路输出的时钟数量，。而PLL电路输出的时钟数量越多，驱动的输出分频器越多，则消耗的电流越大。因此，本申请实施例提供的第二控制模块包括M个第二电流输出电路。其中，M个第二电流输出电路在第三控制信号en2的控制下导通或关闭。导通的第二电流输出电路均能够向数字信号输入端提供驱动电流，且导通的第二电流输出电路向数字信号输入端提供的驱动电流的电流值之和大于第二电流值，第二电流值为驱动PLL电路中的数字模块工作的电流值。如此，LDO能够像PLL电路中的数字模块提供足够的电流，保证PLL电路输出的时钟的频率的精准度。M为正整数。

具体地，第二控制模块包括M个第二电流输出电路，M个第二电流输出电路中的每个第二电流输出电路的目标端与数字信号输入端连接，第二电流输出电路用于接收第三控制信号(en2)，并在第三控制信号的控制下导通或关闭，在第二电流输出电路导通的情况下，用于向数字信号输入端提供驱动电流；其中，M个第二电流输出电路中导通的第二电流输出电路向数字信号输入端提供的驱动电流的电流值之和大于第二电流值，第二电流值为驱动PLL电路中的数字模块工作的电流值。在这里，第三控制信号en2是根据第三控制信号en2可以包括M位字符，每一位字符对应一个第二电流输出电路，从而第三控制信号en2可以同时控制M个第二电流输出电路的导通或关闭。如此，在PLL电路中输出的时钟信号数量增加的情况下，可以通过第三控制信号en2控制多个第二电流输出电路导通，也即根据PLL电路输出的时钟信号的数量来控制第二控制模块中导通的第一电流输出电路的数量，从而控制LDO输出给数字信号输入端的驱动电流的电流值。

例如，PLL电路输出的时钟信号为4个，则PLL电路中的VCO需要驱动4个输出分频器和一个反馈分频器。第二控制模块可以包括5个第二电流输出电路，第三控制信号en2可以包括五位字符en2[4：0]。第一个第二电流输出电路接收第三控制信号中的en2[0]，第二个第二电流输出电路接收第三控制信号中的en2[1]，第三个第二电流输出电路接收第三控制信号中的en2[2]，第四个第二电流输出电路接收第三控制信号中的en2[3]，第五个第二电流输出电路接收第三控制信号中的en2[4]。在PLL电路工作的情况下，反馈分频器必然工作，因此，第一个第二电流输出电路始终导通，即en2[0]始终为高电平。其中，en2[0]为第一控制信号pd的反相信号。在PLL电路输出的时钟信号的数量为1时，第二个第二电流输出电路导通，第三个第二电流输出电路至第五个第二电流输出电路均关闭，即，en2[0]和en2[1]均为高电平，en2[2]～en2[4]均为低电平。在PLL电路输出的时钟信号的数量为2时，第二个第二电流输出电路和第三个第二电流输出电路均导通，第四个第二电流输出电路和第五个第二电流输出电路均关闭，即en2[0]～en2[2]均为高电平，en2[3]和en2[4]均为低电平。在PLL电路输出的时钟信号的数量为3时，第二个第二电流输出电路至第四个第二电流输出电路均导通，第五个第二电流输出电路均关闭，即en2[0]～en2[3]均为高电平，en2[4]均为低电平。在PLL电路输出的时钟信号的数量为4时，第二个第二电流输出电路至第五个第二电流输出电路均导通，即en2[0]～en2[4]均为高电平。

在这里，en2[M：0]中，en2[M:1]可以接M输出分频器的使能信号。

在一些实施例中，如图4所示，N个第一电流输出电路中的每个第一电流输出电路的结构是相同的。其中，第一电流输出电路可以包括第二开关模块41、第三开关模块42、第四开关模块43和第五开关模块44。

第二开关模块的第一控制端用于接收第二控制信号en1，第二开关模块的第一端连接电源电压端VDD。

第三开关模块的第一控制端用于接收第二控制信号en1，第三开关模块的第二控制端与第二开关模块的第二控制端连接，以接收第四控制信号en1b，第三开关模块的第一端b1与第二开关模块的第二端a2连接，第三开关模块的驱动输入端与驱动电路的第一输出端连接，以接收第一驱动电压vgate。

第四开关模块的第一控制端用于接收第二控制信号en1，第四开关模块的第二控制端与第二开关模块的第二控制端连接，以接收第四控制信号en1b，第四开关模块的第一端与第三开关模块的第二端连接，以提供向模拟信号输入端提供驱动电流LDO-out1，第四开关模块的驱动输入端与驱动电路的第二输出端连接，以接收第二驱动电压voa2-out，第四开关模块的第二端与接地端VSS连接。

第五开关模块的控制端与第二开关模块的第二控制端连接，以接收第四控制信号en1b，第五开关模块的第一端d1与第三开关模块的第三控制端b3k连接，第五开关模块的第二端d2与第四开关模块的第三控制端c3k连接，第五开关模块的第三端与接地端VSS连接。

在这里，第四控制信号en1b与第二控制信号en1的电平状态相反；例如，第二控制信号en1为高电平时，en1b为低电平。

针对N个第一电流输出电路中的第i个第一电流输出电路，在第二控制信号为第一电平，第四控制信号为第二电平的情况下，第二开关模块、第三开关模块和第四开关模块均导通，第五开关模块关闭，第i个第一电流输出电路导通，在第一驱动信号和第二驱动信号的驱动下，模拟信号输入端的电压值与参考电压的电压值相等，以向模拟信号输入端提供驱动电流；

在第二控制信号为第二电平，第四控制信号为第一电平的情况下，第二开关模块、第三开关模块和第四开关模块均关闭，第五开关模块导通，第i个第一电流输出电路关闭，其中，i＝1，2，……，N，第一电平可以是高电平。

在一些实施例中，如图5所示，M个第二电流输出电路中的每个第二电流输出电路的结构是相同的。其中，第二电流输出电路可以包括第六开关模块51，第七开关模块52，第八开关模块53和第九开关模块54。

第六开关模块的第一控制端用于接收第三控制信号en2，第六开关模块的第一端连接电源电压端VDD；

第七开关模块的第一控制端用于接收第三控制信号en2，第七开关的第二控制端与第六开关模块的第二控制端连接，以接收第五控制信号en2b，第七开关模块的第一端与第六开关模块的第二端连接，第七开关模块的驱动输入端与驱动电路的第一输出端连接，以接收第一驱动电压vgate。

第八开关模块，第八开关模块的第一控制端用于接收第三控制信号en2，第八开关模块的第二控制端与第六开关模块的第二控制端连接，以接收第五控制信号en2b，第八开关模块的第一端与第七开关模块的第二端连接，以提供目标端，向数字信号输入端提供驱动电流Ldo-out2，第八开关模块的第二端与接地端VSS连接。

第九开关模块的控制端与第六开关模块的第二控制端连接，以接收第五控制信号en2b，第九开关模块的第一端与第七开关模块的第二控制端连接，第九开关模块的第二端与第八开关模块的第二控制端连接，第九开关模块的第三端与接地端VSS连接。

其中，第五控制信号en2b的电平状态与第三控制信号en2的电平状态相反。在第三控制信号为第一电平情况下，第五控制信号为第二电平的情况下，第六开关模块、第七开关模块和第八开关模块均导通，第九开关模块关闭，第j个第二电流输出电路导通，在第一驱动信号的驱动下，数字信号输入端的电压值与参考电压的电压值相等，以向数字信号输入端提供驱动电流；在第三控制信号为第二电平情况下，第五控制信号为第一电平的情况下，第六开关模块、第七开关模块和第八开关模块均关闭，第九开关模块导通，第j个电流输出电路关闭，其中，j＝1，2，……，M。

如图6所示，第一驱动电路包括第一运算放大器OA1，第二运算放大器OA2、第一开关模块61、分压电路62。

第一运算放大器OA1的正向输入端用于提供第一输入端，第一运算放大器的负向输入端与第二驱动电路的负向输入端耦接，第一运算放大器的输出端用于提供第一输出端，以输出第一驱动电压vgate；

第一开关模块61的第一控制端与第一运算放大器的输出端连接，开关模块的第二控制端用于接收第六控制信号pd，第一开关模块的第一端连接电源电压输入端VDD，第一开关模块的第二端与第一运算放大器的负向输入端连接；

分压电路62，分压电路的第一端与第一运算放大器的负向输入端连接，分压电路的第二端与接地端VSS连接，以实现在第六控制信号pd控制开关模块导通的情况下，第二运算放大器的负向输入端的电压值与参考电压vref的电压值相等。

第二运算放大器OA2的负向输入端与第一运算放大器的负向输入端耦接，以实现第二运算放大器的负向输入端的电压值与参考电压的电压值相等；第二运算放大器的正向输入端接入目标端，以实现目标端的电压值与参考电压的电压值相等。

在一些实施例中，为了保证输出电压的稳定性，驱动电路还包括滤波单元63。

示例性的，如图7所示，第二开关模块包括第一反相器inv1和第一晶体管M3。反相器inv1的第一端用于提供第一控制端，用于接收第二控制信号en1。反相器inv1的第二端与第一晶体管M3的控制端连接，反相器的第二端为反相器的输出端，用于输出第四控制信号enb1。第一晶体管M3的控制端用于提供第二开关模块的第二控制端，第一晶体管M3的第一端连接电源电压端VDD，用于提供第二开关模块的第一端，第一晶体管M3的第二端用于提供第二开关模块的第二端。例如，第一晶体管可以是PMOS管，第一晶体管M3的控制端为栅极，第一晶体管的第一端为源极，第一晶体管的第二端为漏极。

第三开关模块包括第一传输门pg1和第二晶体管M4。第一传输门(pg1)的输入端与驱动电路的第一输出端连接，以接收第一驱动电压vgate，用于提供第三开关模块的驱动输入端。第一传输门(pg1)的第一控制端用于接收第二控制信号en1，用于提供第三开关模块的第一控制端。第一传输门pg1的第二控制端与反相器inv1的第二端连接，用于提供第三开关模块的第二控制端，以接收第四控制信号en1b。第一传输门pg1的输出端与第二晶体管M4的控制端连接。第二晶体管M4的控制端用于提供第三开关模块的第三控制端，第二晶体管M4的第一端用于提供第三开关模块的第一端，与第一晶体管M3的第二端连接，第二晶体管M4的第二端用于提供第三开关模块的第二端。例如，第二晶体管可以是NMOS，第二晶体管的控制端为栅极，第二晶体管的第一端为漏极，第二晶体管的第二端为源极。

第四开关模块包括第二传输门pg2和第三晶体管M5。第二传输门pg2的输入端用于提供第四开关模块的驱动输入端，与驱动电路的第二输出端连接，以接收第二驱动电压voa2-out。

第二传输门pg2的第一控制端用于提供第四开关模块的第一控制端，以接收第二控制信号en1。第二传输门pg2的第二控制端用于提供第四开关模块的第二控制端，以接收第四控制信号en1b。第二传输门pg2的输出端与第三晶体管M5的控制端连接，第三晶体管(M5)的控制端用于提供第四开关模块的第三控制端，第三晶体管(M5)的第一端用于提供第四开关模块的第一端，以与第二晶体管M4的第二端连接。第三晶体管M5的第二端用于提供第四开关模块的第二端，以与接地端VSS连接。例如，第三晶体管M5可以是NMOS，第三晶体管的控制端为栅极，第三晶体管的第一端为漏极，第三晶体管的第二端为源极。

第五开关模块包括第四晶体管M9和第五晶体管M10。第四晶体管M9的第一端用于提供第五开关模块的第一端，第四晶体管M9的第二端与第五晶体管M10的第二端连接，以提供第五开关模块的第三端，第四晶体管M9的第二端与第五晶体管M10的第二端均与接地端VSS连接。第四晶体管M9的控制端与第五晶体管M10的控制端连接，以提供第五开关模块的控制端，第五晶体管M10的第一端用于提供第五开关模块的第二端。其中，第四晶体管和第五晶体管可以均为NMOS。

在这里，在第二控制信号为高电平的情况下，第一晶体管M3导通，第一传输门pg1导通，从而第二晶体管M4导通，第二传输门pg2导通，从而第三晶体管M5导通，第四晶体管M9和第五晶体管M10关闭，从而向模拟信号输入端提供驱动电流Ldo-out1。

如图7所示，第六开关模块包括第二反相器inv2和第六晶体管M6。

第二反相器inv2的第一端用于提供第六开关模块的第一控制端，以接收第三控制信号en2。第二反相器的第二端与第六晶体管M6的控制端连接。第二反相器的第二端输出第五控制信号en2b。第六晶体管M6的第一端与电源电压端VDD连接，第六晶体管M6的第二端用于提供第六开关模块的第二端。例如，第六晶体管可以是PMOS，第六晶体管的控制端为栅极，第六晶体管的第一端为源极，第六晶体管的第二端为漏极。

第七开关模块包括第三传输门pg3和第七晶体管M7。第三传输门pg3的输入端用于提供第七开关模块的驱动输入端，与驱动电路的第一输出端连接，以接收第一驱动电压vgate。第三传输门pg3的第一控制端用于提供第七开关模块的第一控制端，以接收第三控制信号en2。第三传输门pg3的第二控制端用于提供第七开关的第二控制端，与第二反相器inv2的输出端连接，以接收第五控制信号en2b。第三传输门pg3的输出端与第七晶体管M7的控制端连接。第七晶体管M7的第一端用于提供第七开关模块的第一端，与第六晶体管M6的第二端连接。第七晶体管M7的第二端用于提供第七开关模块的第二端。例如，第七晶体管可以是NMOS，第七晶体管的控制端为栅极，第七晶体管的第一端为漏极，第七晶体管的第二端为源极。

第八开关模块包括第四传输门pg4和第八晶体管M8。第四传输门pg4的第一控制端用于提供第八开关模块的第一控制端，以接收第三控制信号enb。第四传输门pg4第二控制端用于提供第八开关模块的第二控制端，与第二反相器inv2的输出端连接，以接收第五控制信号en2b。第四传输门pg4的输出端与第七开关模块的第二端连接，第四传输门(pg4)的输入端与第八晶体管M8的控制端连接。第八晶体管M8的控制端用于提供第八开关模块的第二控制端，第八晶体管(M8)的第一端用于提供第八开关模块的第一端，与第七晶体管的第二端连接。第八晶体管(M8)的第二端用于提供第八开关模块的第二端。例如，第八晶体管可以是NMOS，第八晶体管的控制端为栅极，第八晶体管的第一端为漏极，第八晶体管的第二端为源极。

第九开关模块包括第九晶体管M11和第十晶体管M12。第九晶体管(M11)的第一端用于提供第九开关模块的第一端，第九晶体管M11的第二端用于提供第九开关模块的第二端，第九晶体管M11的控制端与第十晶体管M12连接，以提供第九开关模块的控制端；第十晶体管M12的第一端用于提供第九开关模块的第二端，第十晶体管M12的第二端用于提供第九开关模块的第三端。

在这里，在第二控制信号为高电平的情况下，第六晶体管M6导通，第三传输门pg3导通，从而第七晶体管M7导通.第四传输门pg2导通，从而第八晶体管M8导通，第九晶体管M11和第十晶体管M12关闭，从而向数字信号输入端提供驱动电流Ldo-out2。

如图7所示，驱动电路中的第一开关模块可以包括晶体管M1和晶体管M2。vref是电压基准信号，放大器OA1和晶体管M2、电阻R1组成环路，从而使的fb点的电压等于vref的电压。驱动电路中的滤波单元可以是电容，分压电路可以是变阻器，从而保持端点fb的电压等于参考电压。

如图8所示，对于传统的LDO，因为流过晶体管M4的总电流是恒定的，那么当负载电流最小的时候，LDO的电流效率必然也最小。其中，流过晶体管M4的总电流一部分电流提供给PLL电路中的模拟模块(为了便于描述，称之为第一负载电流iana)，另一部分流过晶体管M5。在第一负载电流接近0时。LDO的效率也接近0。而本申请实施例提供的LDO将第一负载电流划分了4个区域，即将流过晶体管晶体管M4总电流划分为4个区域，第一控制模块包括4个第一电流输出电路，也即N＝4。当第一负载电流小的时候，流过晶体管晶体管M4总电流也小，LDO的电流效率也就提高了。

可以看到，当第一负载电流大的时候(iana>1.8mA)，本申请实施例提供的LDO的效率与原来一样，但第一负载电流减小(0<iana<1.8mA时对应的区域)，本申请实施例提供的LDO的效率与原来比就提升了，当负载电流最小(0<iana<0.54mA时对应的区域)，提升最大。

如图9所示，对于传统的LDO，因为流过晶体管M9的总电流是恒定的，那么当负载电流最小的时候，LDO的电流效率必然也最小。其中，流过晶体管M4的总电流一部分电流提供给PLL电路中的数字模块(为了便于描述，称之为第二负载电流idig)，另一部分流过晶体管M8。在第二负载电流接近0时。LDO的效率也接近0。而本申请实施例提供的LDO将第二负载电流划分了5个区域，即将流过晶体管晶体管M4总电流划分为5个区域，第二控制模块包括5个第二电流输出电路，也即M＝5。当第二负载电流小的时候，流过晶体管晶体管M7总电流也小，LDO的电流效率也就提高了。

可以看到，当第二负载电流大的时候(idig>3.2mA)，本申请实施例提供的LDO的效率与原来一样，但第二负载电流减小(0<iana<3.2mA时对应的区域)，本申请实施例提供的LDO的效率与原来比就提升了，当负载电流最小(0<iana<0.7mA时对应的区域)，提升最大。

以上，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。

Claims (7)

1.一种低压差线性稳压器电路，其特征在于，应用于锁相环PLL电路，所述PLL电路包括数字模块和模拟模块，所述PLL电路具有模拟信号输入端和数字信号输入端，所述模拟信号输入端用于向所述模拟模块提供驱动电流，所述数字信号输入端用于向所述数字模块提供驱动电流，所述低压差线性稳压器电路包括：

驱动电路，具有第一输入端、第二输入端、第一输出端、第二输出端和使能端口，用于基于所述第一输入端的参考电压，从所述第一输出端输出第一驱动电压，所述使能端口用于接收第一控制信号，在所述第一控制信号的控制下，从所述第二输出端输出第二驱动电压，所述第二输入端与所述模拟信号输入端连接；

第一控制模块，包括N个第一电流输出电路，所述N个第一电流输出电路中的每个第一电流输出电路用于接收第二控制信号(en1)，并在所述第二控制信号的控制下导通或关闭，在所述第一电流输出电路导通的情况下，所述第一电流输出电路用于根据所述第一驱动电压和所述第二驱动电压，向所述模拟信号输入端提供驱动电流；其中，所述N个第一电流输出电路中导通的第一电流输出电路向所述模拟信号输入端提供的驱动电流的电流值之和大于第一电流值，所述第一电流值为驱动所述PLL电路中的模拟模块工作的电流值；

第二控制模块，包括M个第二电流输出电路，所述M个第二电流输出电路中的每个第二电流输出电路的目标端与所述数字信号输入端连接，所述第二电流输出电路用于接收第三控制信号(en2)，并在所述第三控制信号的控制下导通或关闭，在所述第二电流输出电路导通的情况下，用于向所述数字信号输入端提供驱动电流；其中，所述M个第二电流输出电路中导通的第二电流输出电路向所述数字信号输入端提供的驱动电流的电流值之和大于第二电流值，所述第二电流值为驱动所述PLL电路中的数字模块工作的电流值；

其中，所述第二控制信号根据所述PLL电路中压控振荡器的工作频率确定，所述第三控制信号根据所述PLL电路输出的时钟信号的数量确定，N和M均为正整数，且N和M均大于1。

2.根据权利要求1所述的电路，其特征在于，所述N个第一电流输出电路中的每个第一电流输出电路包括：

第二开关模块，所述第二开关模块的第一控制端用于接收所述第二控制信号，所述第二开关模块的第一端连接电源电压端；

第三开关模块，所述第三开关模块的第一控制端用于接收所述第二控制信号，所述第三开关模块的第二控制端与所述第二开关模块的第二控制端连接，以接收第四控制信号(en1b)，所述第三开关模块的第一端与所述第二开关模块的第二端连接，所述第三开关模块的驱动输入端与所述驱动电路的第一输出端连接，以接收所述第一驱动电压；

第四开关模块，所述第四开关模块的第一控制端用于接收所述第二控制信号，所述第四开关模块的第二控制端与所述第二开关模块的第二控制端连接，以接收第四控制信号（en1b），所述第四开关模块的第一端与所述第三开关模块的第二端连接，以提供向所述模拟信号输入端提供驱动电流，所述第四开关模块的驱动输入端与所述驱动电路的第二输出端连接，以接收所述第二驱动电压，所述第四开关模块的第二端与接地端连接；

第五开关模块，所述第五开关模块的控制端与所述第二开关模块的第二控制端连接，以接收所述第四控制信号，所述第五开关模块的第一端与所述第三开关模块的第三控制端连接，所述第五开关模块的第二端与所述第四开关模块的第三控制端连接，所述第五开关模块的第三端与所述接地端连接；

所述第四控制信号与所述第二控制信号的电平状态相反。

3.根据权利要求2所述的电路，其特征在于，针对所述N个第一电流输出电路中的第i个第一电流输出电路，在所述第二控制信号为第一电平，所述第四控制信号为第二电平的情况下，所述第二开关模块、所述第三开关模块和所述第四开关模块均导通，所述第五开关模块关闭，所述第i个第一电流输出电路导通，在第一驱动信号和第二驱动信号的驱动下，所述模拟信号输入端的电压值与所述参考电压的电压值相等，以向所述模拟信号输入端提供驱动电流；

在所述第二控制信号为第二电平，所述第四控制信号为第一电平的情况下，所述第二开关模块、所述第三开关模块和所述第四开关模块均关闭，所述第五开关模块导通，所述第i个第一电流输出电路关闭，其中，i＝1，2，……，N。

4.根据权利要求1所述的电路，其特征在于，所述M个第二电流输出电路中的每个第二电流输出电路均包括：

第六开关模块，所述第六开关模块的第一控制端用于接收所述第三控制信号，所述第六开关模块的第一端连接电源电压端；

第七开关模块，所述第七开关模块的第一控制端用于接收所述第三控制信号，所述第七开关的第二控制端与所述第六开关模块的第二控制端连接，以接收第五控制信号，所述第七开关模块的第一端与所述第六开关模块的第二端连接，所述第七开关模块的驱动输入端与所述驱动电路的第一输出端连接，以接收所述第一驱动电压；

第八开关模块，所述第八开关模块的第一控制端用于接收所述第三控制信号，所述第八开关模块的第二控制端与所述第六开关模块的第二控制端连接，以接收所述第五控制信号，所述第八开关模块的第一端与所述第七开关模块的第二端连接，以提供所述目标端，所述第八开关模块的第二端与接地端连接；

第九开关模块，所述第九开关模块的控制端与所述第六开关模块的第二控制端连接，以接收所述第五控制信号，所述第九开关模块的第一端与所述第七开关模块的第二控制端连接，所述第九开关模块的第二端与第八开关模块的第二控制端连接，所述第九开关模块的第三端与所述接地端连接；

其中，所述第五控制信号的电平状态与所述第三控制信号的电平状态相反。

5.根据权利要求4所述的电路，其特征在于，针对所述M个第二电流输出电路中的第j个第二电流输出电路，在所述第三控制信号为第一电平情况下，所述第五控制信号为第二电平的情况下，所述第六开关模块、所述第七开关模块和所述第八开关模块均导通，所述第九开关模块关闭，所述第i个电流输出电路导通，在第一驱动信号的驱动下，所述数字信号输入端的电压值与所述参考电压的电压值相等，以向所述数字信号输入端提供驱动电流；

在所述第三控制信号为第二电平情况下，所述第五控制信号为第一电平的情况下，所述第六开关模块、所述第七开关模块和所述第八开关模块均关闭，所述第九开关模块导通，所述第j个电流输出电路关闭，其中，j＝1，2，……，M。

6.根据权利要求1所述的电路，其特征在于，所述驱动电路包括：

第一驱动电路，所述第一驱动电路的正向输入端用于提供所述第一输入端，所述第一驱动电路的输出端用于提供所述第一输出端，所述第一驱动电路用于根据所述参考电压输出所述第一驱动电压；

第二驱动电路，所述第二驱动电路的负向输入端与所述第一驱动电路的负向输入端耦接，以实现所述第二驱动电路的负向输入端的电压的电压值与所述参考电压的电压值相等，所述第二驱动电路的正向输入端接入所述目标端，以实现所述目标端的电压的电压值与所述参考电压的电压值相等；所述第二驱动电路的输出端用于提供所述第二输出端。

7.根据权利要求6所述的电路，其特征在于，所述驱动电路包括：

第一运算放大器，所述第一运算放大器的正向输入端用于提供所述第一输入端，所述第一运算放大器的负向输入端与所述第二驱动电路的负向输入端耦接，所述第一运算放大器的输出端用于提供所述第一输出端；

第一开关模块，所述第一开关模块的第一控制端与所述第一运算放大器的输出端连接，所述开关模块的第二控制端用于接收第六控制信号(pd)，所述第一开关模块的第一端连接电源电压输入端，所述第一开关模块的第二端与所述第一运算放大器的负向输入端连接；

分压电路，所述分压电路的第一端与所述第一运算放大器的负向输入端连接，所述分压电路的第二端与接地端连接；

第二运算放大器，所述第二运算放大器的负向输入端与所述第一运算放大器的负向输入端耦接，以实现所述第二运算放大器的负向输入端的电压值与所述参考电压的电压值相等；所述第二运算放大器的正向输入端接入所述目标端，以实现所述目标端的电压值与所述参考电压的电压值相等。