CN103294543B

CN103294543B - 一种基于高速总线的数据混合处理模块及软件无线电平台

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Publication number: CN103294543B
Application number: CN201310263059.5A
Authority: CN
Inventors: 马骁
Original assignee: Individual
Current assignee: Individual
Priority date: 2013-06-28
Filing date: 2013-06-28
Publication date: 2016-08-10
Anticipated expiration: 2033-06-28
Also published as: CN103294543A

Abstract

本发明提供一种基于高速总线的GPU与FPGA数据混合处理模块。所述数据混合处理模块包括如下技术特征：CPU及多个高速电路接口板；GPU处理池，由一个或多个带GPU的显卡组成，所述带GPU的显卡插在部分所述高速电路接口板的插槽中；FPGA处理池，由一个或多个FPGA芯片组成，所述FPGA芯片插在另外部分所述高速电路接口板的插槽中；所述CPU通过所述高速电路接口板分别与所述GPU处理池和所述FPGA处理池进行通信，将并行处理任务分配给GPU处理池，将串行处理任务分配给FPGA处理池，并将所述GPU处理池和所述FPGA处理池的处理结果送回给所述CPU。本发明还涉及一种基于所述数据混合处理模块的软件无线电平台。

Description

一种基于高速总线的数据混合处理模块及软件无线电平台

技术领域

本发明涉及无线通信模拟系统，即软件无线电，具体地，涉及到一种基于高速总线的数据混合处理模块及相应的软件无线电平台。

背景技术

软件无线电(SDR)是一种无线电广播通信技术，它基于软件定义的无线通信协议而非通过硬连线实现。换言之，频带、空中接口协议和功能可通过软件下载和更新来升级，而不用完全更换硬件。SDR针对构建多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案。一般而言，SDR可以分为射频处理前端，即收发机、数字模拟转换器(ADC/DAC)和数字信号处理3个部分，如图1所示。软件无线电的核心思想是尽可能地简化射频模拟前端，使ADC/DAC尽量靠近天线，数字化后的信号尽量多的使用软件处理。

目前SDR的数字处理部分，均是使用FPGA，采用基于静态随机存储器(SRAM)的查找表(LUT)逻辑形成结构，即利用SRAM来构成逻辑函数发生器；目前FPGA中大多使用的是4输入的LUT，即每个LUT看做是一个有4位地址线16种输出结果的SRAM，如图2所示。用户通过编程描述一个逻辑电路并把所有的结果都写入SRAM。这样在电路工作时，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容然后输出。虽然FPGA在高速时钟的控制下可以提供几百MFLOPs甚至GFLOPs的运算能力，但FPGA存在以下致命的缺点：

1)开发难度大，稳定周期长。FPGA的开发采用复杂的硬件描述语言，通常开发一个系统需要多个研究员花费几年的时间；

2)开发成本高。FPGA价格不菲，在开发过程中重复修改麻烦，更换成本高；

3)扩展性差，业务的升级意味着长时间的重新开发。

虽然在通信领域中大多的产品研发方法采用ASIC或者是FPGA等硬件电路，而且这些硬件电路具有强大的运算功能，并提供了可以反复编程的能力。但随着新的业务需求的不断提高，需要处理的数据规模也以惊人的速度爆发式增长，ASIC和FPGA在功能、易用性和扩展性等方面显现出不足。如何构建高性价比的大数据处理装置，给目前SDR所面临的一个重要问题。

发明内容

为解决上述问题，本发明提出了一种新的基于图象处理器(GPU)的数据混合处理模块，这种新的处理模块，充分利用了GPU处理器内部所拥有的成百上千个流处理器，每个流处理器相当于一个小型的CPU，可以独立进行数据运算。因此，GPU可以有效的支持并行计算，非常适合做大规模并发数据处理工作。从而可以获得TFLOPs量级的数据处理能力，同时利用现有的ASIC和FPGA的串行数据处理能力，新的处理模块充分保证了现代通信系统中SRD对数据处理速度的需求。具体解决方案如下：

一种基于高速总线的数据混合处理模块，包括如下技术特征：

CPU芯片组及多个高速电路接口板；

并行处理池，一个或多个并行处理芯片组成，所述并行处理芯片插在部分所述高速电路接口板的插槽中；

串行处理池，由一个或多个串行处理芯片组成，所述串行处理芯片插在另外部分所述高速电路接口板的插槽中；

所述CPU通过所述高速电路接口板分别与所述并行处理池和所述串行处理池进行通信，将并行处理任务分配给并行处理池，将串行处理任务分配给串行处理池，并将所述并行处理池和所述串行处理池的处理结果送回给所述CPU。

在所述的数据混合处理模块中所述并行处理芯片是多核处理器。

在所述的数据混合处理模块中所述多核处理器是GPU图像处理芯片。

所述串行处理芯片是FPGA或是ASIC芯片。

所述高速电路接口板是PCIE(PCI-Express)接口板、或者是CPCI接口板、或者是PXI接口板。

本发明还提出了一种软件无线电平台，所述软件无线电平台包括上述任一所述的数据混合处理模块，以及AD/DA转换模块，发射电路，接收电路，其特征在于：

所述数据混合处理模块重复产生随机信号比特，并由所述数据混合处理模块进行处理获得数字信号，并将所述数字信号经DA转换模块将信号比特转换成低频模拟信号，经过发射电路变成高频模拟信号而被发射出去；

所述高频模拟信号接受电路接收后获得低频模拟信号，再通过AD转换模块变成数字信号，再通过高速接口送到所述数据混合处理模块进行处理，获得原始的信号比特。

其中，所述数据混合处理模块对比特信号的处理，包括编码和调制；所述数据混合处理模块对数字信号的处理、包括解调和译码。

所述数据混合处理模块对比特信号的编码和调制，包括：所述CPU将所述编码任务分配给所述串行处理池来完成，将所述调制任务分配给并行处理池完成；

所述数据混合处理模块对数字信号的解调和译码，包括：所述CPU将所述解调任务分配给并行处理池完成，将所述译码任务分配给所述串行处理池来完成。

所述编码、调制包括但不限于BCH编码、OFDM调制。

所述高速接口是PCIE(PCI-Express)接口、或者是CPCI接口、或者是PXI接口。

所述发射电路由发射天线、上变频模块构成；所述接收电路由接收天线、下变频模块构成。

附图说明

图1是软件无线电的结构框图

图2是目前软件无线电中采用FPGA/DSP进行数据处理的示意图

图3是本发明所提出的数据混合处理模块框图

图4是基于数据混合处理模块的软件无线电示意图

图5是软件无线电工作流程图

具体实施方式

如图3所示，数据混合处理模块包括CPU芯片组、并行处理池，也就是GPU处理池、串行处理池，也就是FPGA芯片池，及多个高速电路接口板组成。

GPU处理池，由多个GPU芯片构成。GPU处理池中每个GPU通过高速数据总线与CPU芯片组之间进行高速通信。

其中，高速数据接口可以是现在使用的各种数据总线，包括PCIE，也就是PCI-Express接口、CPCI接口和PXI接口中的任一一种接口。

串行处理池，由一个或多个串行处理芯片组成，所述串行处理芯片可以是FPGA芯片和/或ASIC芯片。所述串行处理池中的各芯片，包括FPGA和/或ASIC芯片通过高速电路接口板，也就是高速数据总线与CPU芯片组之间进行高速通信。所述串行处理池中的各芯片也可以通过电路与串行处理池中的其他芯片交换数据。

其中，高速数据接口可以是现在使用的各种数据总线，包括PCIE，也就是PCI-Express接口、CPCI接口和CPIO接口中的任一一种接口。

所述CPU通过所述高速电路接口板分别与所述并行处理池和所述串行处理池进行通信，将并行处理任务分配给并行处理池，将串行处理任务分配给串行处理池，并将所述并行处理池和所述串行处理池的处理结果送回给所述CPU。其任务分配与数据处理具体过程如下：

CPU芯片组的工作流程为：

1)通过PCIE/CPCI/PXI等高速接口协议，将接收到的海量数据传输到CPU中；

2)CPU根据任务的复杂度，将并行性高的任务分配给GPU处理池，将复杂的串行工作交给FPGA/ASIC池；

3)通过高速E接口将GPU处理池和FPGA/ASIC池处理完成后将数据传回CPU；如果处理还未完成，继续执行2)；

4)通过PCIE/CPCI/PXI等高速接口协议，CPU将处理结果输出。

GPU处理池中每个GPU执行以下步骤：

1)通过高速接口协议，检查CPU是否有任务分配给自己，如果有，执行步骤2)，否则继续执行步骤1)；

2)执行CPU分配的任务，通过PCIE协议完成与CPU的数据交换；

3)继续执行步骤1)。

FPGA/ASIC池中每个FPGA/ASIC执行以下步骤：

2)执行CPU分配的任务，通过高速接口协议完成与CPU、其他FPGA/ASIC和输入输出部件的数据交换；

3)继续执行步骤1)。

如图4所示，本发明还提出了一种基于上述数据混合处理模块的软件无线电平台。所述软件无线电平台由即在上述数据混合处理模块中配置发射电路、接收电路、AD/DA转换模块构成。

所述发射电路、接收电路包括收发天线、以及上/下变频模块组成。

如图5所示，本发明中基于数据混合处理模块的软件无线电平台工作流程如下：

在发射端，混合数据处理模块中的CPU首先产生随机信号比特，并将随机信号比特进行处理，即信号比特的编码和调制，譬如BCH编码、OFDM调制。在对信号比特的处理过程中，所述CPU将比特信号的处理分为串行工作和并行工作，且CPU可以分别将数字信号处理中的串行工作和并行工作分配给数据混合处理模块中的串行处理池和并行处理池来完成。

在处理完成后的数字信号，通过高速数据接口将数据回传给CPU，再发送到DA转换模块，将数字信号变成低频模拟信号，再通过上变频模块完成低频模拟信号的上变频后成为高频信号经发射天线发射出去。

在接收端，接收天线接收上述高频信号，首先经过下变频模块，成为低频模拟信号。然后通过AD转换模块，获得数字信号。

上述数字信号通过高速数据接口传输到数据混合处理模块的CPU，CPU将数字信号进行处理，即上述编码和调制的逆过程——解调和译码。在对数字信号的解调和译码过程中，可以将数字信号的处理分为串行工作和并行工作，且CPU可以分别将数字信号处理中的串行工作和并行工作分配给串行处理池和并行处理池。

串行处理池和并行处理池处理完数据后通过高速数据接口将数据传输回CPU。CPU再独立完成其他的数据处理工作，譬如信息的校验等。

一般而言，软件无线电平台中的串行处理工作就是针对比特信号的编码，譬如BCH编码等各种形式的编码，并在完成BCH编码后将数据传回到CPU。而适合并行处理的工作，CPU分配给并行处理池。一般而言，软件无线电平台中的并行处理工作就是针对编码后的信号进行的处理，譬如星座图映射和OFDM调制。

需要说明的是：以上仅用以说明而非限制本发明的技术方案，尽管参照上述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解：依然可以对本发明进行修改或者等同替换，而不脱离本发明的精神和范围的任何修改或局部替换，均应涵盖在本发明的权利要求范围当中。

Claims

1.一种基于高速总线的数据混合处理模块，包括如下技术特征：

CPU芯片组及多个高速电路接口板；

并行处理池，由一个或多个并行处理芯片组成，所述并行处理芯片插在部分所述高速电路接口板的插槽中；

2.如权利要求1所述的数据混合处理模块，所述并行处理芯片是多核处理器。

3.如权利要求2所述的数据混合处理模块，所述多核处理器是GPU图像处理芯片。

4.如权利要求1所述的数据混合处理模块，所述串行处理芯片是FPGA或是ASIC芯片。

5.如权利要求1-4任一所述的数据混合处理模块，所述高速电路接口板的接口包括PCIE(PCI-Express)接口、CPCI接口或者是PXI接口。

6.一种软件无线电平台，所述软件无线电平台包括如权利要求1-5任一所述的数据混合处理模块，以及AD/DA转换模块，发射电路，接收电路，其特征在于：

所述接收电路接收所述高频模拟信号后转换成低频模拟信号，再通过AD转换模块变成数字信号，再通过高速接口送到所述数据混合处理模块进行处理，获得原始的信号比特。

7.如权利要求6所述的软件无线电平台，其中，所述数据混合处理模块对信号比特的处理，包括编码和调制；所述数据混合处理模块对数字信号的处理，包括解调和译码。

8.如权利要求7所述的软件无线电平台，所述数据混合处理模块对信号比特的编码和调制，包括：所述CPU将所述编码任务分配给所述串行处理池来完成，将所述调制任务分配给并行处理池完成；

9.如权利要求7所述的软件无线电平台，所述编码是BCH编码、Turbo编码或者是LDCP编码；

所述调制是OFDM调制。

10.如权利要求6-9任一所述的软件无线电平台，所述高速接口是PCIE接口、CPCI接口或者是PXI接口。

11.如权利要求6-9任一所述的软件无线电平台，其中，所述发射电路由发射天线和上变频模块构成；所述接收电路由接收天线和下变频模块构成。