CN109787918A - 基于网络传输的数据加速方法、装置、系统及一种加速卡 - Google Patents
基于网络传输的数据加速方法、装置、系统及一种加速卡 Download PDFInfo
- Publication number
- CN109787918A CN109787918A CN201910016322.8A CN201910016322A CN109787918A CN 109787918 A CN109787918 A CN 109787918A CN 201910016322 A CN201910016322 A CN 201910016322A CN 109787918 A CN109787918 A CN 109787918A
- Authority
- CN
- China
- Prior art keywords
- data
- accelerated
- host side
- network
- accelerator card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000003287 optical effect Effects 0.000 claims abstract description 44
- 230000001133 acceleration Effects 0.000 claims abstract description 43
- 239000002245 particle Substances 0.000 claims abstract description 42
- 238000003860 storage Methods 0.000 claims abstract description 18
- 238000004590 computer program Methods 0.000 claims description 17
- 238000013500 data storage Methods 0.000 claims description 3
- 239000000835 fiber Substances 0.000 claims description 2
- 238000012545 processing Methods 0.000 abstract description 13
- 238000005516 engineering process Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 6
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 4
- 230000006872 improvement Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
本申请公开了一种基于网络传输的数据加速方法、装置、系统、介质及一种FPGA加速卡、主机端，所述方法应用于FPGA加速卡，包括：与主机端建立网络连接并完成FPGA加速卡配置后，获取主机端通过网络光口发送的待加速数据，将待加速数据保存至HBM2颗粒中；待加速数据接收完成后，将待加速数据读取至PR区域，将PR区域对待加速数据进行加速后的加速后数据保存至HBM2颗粒；通过网络光口将加速后数据发送至主机端，完成数据加速。本申请基于网络光口进行数据传输，使主机端与FPGA加速卡之间的数据传输速度有效提高，缩短了数据处理的总时间，并将数据保存至存储量大、存取速度快的HBM2颗粒中，进一步提升数据传输效率。
Description
技术领域
本申请涉及计算机技术领域，更具体地说，涉及一种基于网络传输的数据加速方法、装置、系统及一种FPGA加速卡、一种主机端和一种计算机可读存储介质。
背景技术
日前，英特尔宣布正式停用“Tick-Tock”处理器研发模式，未来研发周期将从两年向三年转变。摩尔定律对英特尔几近失效，导致处理器性能再无法按照摩尔定律进行增长，然而数据增长对计算性能要求超过了按“摩尔定律”增长的速度，CPU本身无法满足高性能计算应用软件的性能要求，在新的芯片材料等基础技术没有取得突破前，一种有效的解决方法就是采用专用协处理器的异构计算方式来提升计算性能。现有的协处理器主要有FPGA，CPU和ASIC，FPGA由于独特的架构拥有其他处理器无法比拟的优势。
目前传统的FPGA加速卡结构如图1所示，首先主机端通过PCIE或者JTAG接口加载PR区域的bit文件，当主机端有数据交给FPGA处理时，需要首先将数据存入主机端内存中，然后通知FPGA通过PCIE将数据搬移到FPGA加速卡上的DDR4中；搬移完毕后，FPGA开始处理数据，将DDR4中的数据读出送入到PR区域；处理完毕后，数据重新存入FPGA加速卡上的DDR4中，并通知主机端通过PCIE将FPGA加速卡上的DDR4中的数据搬移到主机端内存中，数据加速过程完毕。
由上可以看到，在数据加速的整个过程中，数据需要搬移4次之多，且目前主流的PCIE gen3x8带宽极限7.8GB/S，由于PCIE-DMA传输效率等问题，大大浪费了宝贵的数据处理时间。
因此，如何解决上述问题是本领域技术人员需要重点关注的。
发明内容
本申请的目的在于提供一种基于网络传输的数据加速方法、装置、系统及一种FPGA加速卡、一种主机端和一种计算机可读存储介质，有效缩短了数据处理时间。
为实现上述目的，本申请提供了一种基于网络传输的数据加速方法，应用于FPGA加速卡，包括：
与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；
在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；
通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。
可选的，所述与主机端建立网络连接，包括：
与所述主机端通过光纤直连；
或，与所述主机端通过光交换机互联。
可选的，所述完成所述FPGA加速卡内部的配置，包括：
通过所述网络光口接收所述主机端发送的bit文件；
将所述bit文件加载至所述PR区域，利用所述bit文件对所述FPGA加速卡内部进行配置。
可选的，所述获取所述主机端通过网络光口发送的待加速数据，包括：
基于TCP协议/UDP协议获取所述主机端通过所述网络光口发送的所述待加速数据。
为实现上述目的，本申请提供了一种基于网络传输的数据加速方法，应用于主机端，包括：
与FPGA加速卡建立网络连接并在所述FPGA加速卡完成内部配置后，通过网络光口向所述FPGA加速卡发送待加速数据，以使所述FPGA加速卡将所述待加速数据保存至HBM2颗粒中，并在所述待加速数据接收完成后，将所述待加速数据读取至PR区域，将所述PR区域对所述待加速数据进行加速后的加速后数据保存至HBM2颗粒中；
通过所述网络光口获取所述FPGA加速卡发送的加速后数据。
为实现上述目的，本申请提供了一种基于网络传输的数据加速装置，应用于FPGA加速卡，包括：
数据保存模块，用于与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；
数据加速模块，用于在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；
数据发送模块，用于通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。
为实现上述目的，本申请提供了一种FPGA加速卡，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现前述公开的任一种应用于FPGA加速卡的基于网络传输的数据加速方法的步骤。
为实现上述目的，本申请提供了一种主机端，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现前述公开的任一种应用于主机端的基于网络传输的数据加速方法的步骤。
为实现上述目的，本申请提供了一种基于网络传输的数据加速系统，包括：
如前述公开的FPGA加速卡，以及如前述公开的主机端。
为实现上述目的，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如前述公开的任一种所述基于网络传输的数据加速方法的步骤。
通过以上方案可知，本申请提供的一种基于网络传输的数据加速方法，应用于FPGA加速卡，包括：与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。本申请基于网络光口进行数据的传输，使得主机端与FPGA加速卡之间的数据传输速度有效提高，缩短了数据处理的总时间，并且将数据保存至存储量大、存取速度快的HBM2颗粒中，进一步提升了数据传输效率。本申请还公开了一种基于网络传输的数据加速装置、系统及一种计算机可读存储介质和一种FPGA加速卡、主机端，同样能实现上述技术效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中传统FPGA加速卡的结构示意图；
图2为本申请实施例公开的一种基于网络传输的数据加速方法的流程图；
图3为本申请实施例公开的另一种基于网络传输的数据加速方法的流程图；
图4为本申请实施例公开的一种基于网络传输的数据加速装置的结构图；
图5为本申请实施例公开的一种主机端的结构图；
图6为本申请实施例公开的另一种主机端的结构图；
图7为本申请实施例公开的一种基于网络传输的数据加速系统的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在现有技术中，数据加速的整个过程中，数据需要搬移4次之多，且目前主流的PCIE gen3x8带宽极限7.8GB/S，由于PCIE-DMA传输效率等问题，大大浪费了宝贵的数据处理时间。
因此，本申请实施例公开了一种基于网络传输的数据加速方法，应用于FPGA加速卡，提高了数据传输效率。
参见图2，本申请实施例公开的一种基于网络传输的数据加速方法的流程图，如图2所示，包括：
S101：与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；
本实施例中，FPGA加速卡首先需要与主机端建立网络连接。进一步完成FPGA加速卡的内部配置后，当主机端由需要处理的数据，将待加速数据通过网络光口发送至FPGA加速卡，此时FPGA加速卡将待加速数据保存至HBM2颗粒中。
具体地，FPGA加速卡内部配置的过程可以为：通过网络光口接收所述主机端发送的bit文件；将所述bit文件加载至所述PR区域，利用所述bit文件对所述FPGA加速卡内部进行配置。
可以理解的是，本步骤中基于网络光口加载FPGA加速卡的bit文件以及待加速数据，数据传输效率显著提高。
S102：在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；
进一步地，在数据传输完成后，FPGA加速卡将HBM2颗粒中保存的数据读取至PR区域进行数据加速，在加速完毕后，PR区域将加速后数据反馈至HBM2颗粒中。
本实施例中，利用HBM2颗粒实现数据的存储，HBM2颗粒具备较快的数据处理速度以及较大的存储量，能够实现良好的存取性能。
S103：通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。
本步骤中，网络协议处理引擎将加速后数据通过网络光口发送至主机端，完成数据的加速。
通过以上方案可知，本申请提供的一种基于网络传输的数据加速方法，应用于FPGA加速卡，包括：与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。本申请基于网络光口进行数据的传输，使得主机端与FPGA加速卡之间的数据传输速度有效提高，缩短了数据处理的总时间，并且将数据保存至存储量大、存取速度快的HBM2颗粒中，进一步提升了数据传输效率。
在上述实施例中，FPGA加速卡与主机端建立网络连接的方式可以为：通过光纤实现FPGA加速卡与主机端的直连；或通过光交换机实现FPGA加速卡与主机端的互联。
可以理解的是，由于目前传统技术中采用PCIE接口，通常配置为一机一卡，即一台服务器对应一个加速卡，部署及使用有较大局限性，因此本实施例中一种优选实施方式，可以采用通过光交换机互联的方式，一台服务器可以使用多张FPGA加速卡，实现部署方便，扩展性良好，使用更为便利。
另外，获取主机端主机端通过网络光口发送的待加速数据时，可以基于TCP协议/UDP协议获取待加速数据。
本申请提供了一种基于网络传输的数据加速方法，应用于主机端，参见图3所示，该方法包括：
S201：与FPGA加速卡建立网络连接并在所述FPGA加速卡完成内部配置后，通过网络光口向所述FPGA加速卡发送待加速数据，以使所述FPGA加速卡将所述待加速数据保存至HBM2颗粒中，并在所述待加速数据接收完成后，将所述待加速数据读取至PR区域，将所述PR区域对所述待加速数据进行加速后的加速后数据保存至HBM2颗粒中；
S202：通过所述网络光口获取所述FPGA加速卡发送的加速后数据。
下面对本申请实施例提供的一种基于网络传输的数据加速装置进行介绍，下文描述的一种基于网络传输的数据加速装置与上文描述的一种基于网络传输的数据加速方法可以相互参照。
参见图4，本申请实施例提供的一种基于网络传输的数据加速装置的结构图，应用于FPGA加速卡，如图4所示，包括：
数据保存模块100，用于与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；
数据加速模块200，用于在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；
数据发送模块300，用于通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。
进一步地，本申请提供了一种FPGA加速卡，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现前述公开的任一种应用于FPGA加速卡的基于网络传输的数据加速方法的步骤。
本申请还提供了一种主机端，参见图5，本申请实施例提供的一种主机端的结构图，如图5所示，包括：
存储器11，用于存储计算机程序；
处理器12，用于执行所述计算机程序时可以实现前述公开的任一种应用于主机端的基于网络传输的数据加速方法的步骤。
具体的，存储器11包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机可读指令，该内存储器为非易失性存储介质中的操作系统和计算机可读指令的运行提供环境。处理器12在一些实施例中可以是一中央处理器(CentralProcessing Unit，CPU)、控制器、微控制器、微处理器或其他数据处理芯片，为电子设备提供计算和控制能力。
在上述实施例的基础上，作为优选实施方式，参见图6，所述电子设备还包括：
输入接口13，与处理器12相连，用于获取外部导入的计算机程序、参数和指令，经处理器12控制保存至存储器11中。该输入接口13可以与输入装置相连，接收用户手动输入的参数或指令。该输入装置可以是显示屏上覆盖的触摸层，也可以是终端外壳上设置的按键、轨迹球或触控板，也可以是键盘、触控板或鼠标等。
显示单元14，与处理器12相连，用于显示处理器12处理的数据以及用于显示可视化的用户界面。该显示单元14可以为LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。
网络端口15，与处理器12相连，用于与外部各终端设备进行通信连接。该通信连接所采用的通信技术可以为有线通信技术或无线通信技术，如移动高清链接技术(MHL)、通用串行总线(USB)、高清多媒体接口(HDMI)、无线保真技术(WiFi)、蓝牙通信技术、低功耗蓝牙通信技术、基于IEEE802.11s的通信技术等。
图6仅示出了具有组件11-15的主机端，本领域技术人员可以理解的是，图6示出的结构并不构成对电子设备的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。
进一步地，参见图7所示，本申请提供了一种基于网络传输的数据加速系统，包括：
如前述公开的FPGA加速卡，以及如前述公开的主机端。
如图7所示，本实施例中主机端的接口采用100G光口与FPGA加速卡相连，从而主机端通过网络光口传输bit文件以及加速数据。
在具体实施中，FPGA芯片选用Intel Strtix 10MX，网络接口采用Low latency100G Ethernet Intel FPGA IP，并添加了预设的网络协议处理模块，能够支持ARP协议、ICMP协议、IGMP协议、TCP/UDP等网络协议。
进一步地，主机端与FPGA加速卡建立网络连接后，首先使用TCP/UDP协议传输bit文件到FPGA内部加载PR区域，随后将待加速数据通过TCP/UDP协议传输到FPGA加速卡内部的HBM2颗粒中，FPGA加速卡中的HBM2颗粒可以提供最高达512GB/s的带宽。数据传输完成后，FPGA加速卡可以直接将HBM2颗粒中的数据读出送入至PR区域进行数据加速，加速完毕后将数据反馈回HBM2颗粒中，随后网络协议处理引擎会将处理完毕后的数据通过网络光口发送给主机端，从而完成数据的加速。
本申请还提供了一种计算机可读存储介质，该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。该存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现前述公开的任一种基于网络传输的数据加速方法的步骤。
本申请基于网络光口进行数据的传输，使得主机端与FPGA加速卡之间的数据传输速度有效提高，缩短了数据处理的总时间，并且将数据保存至存储量大、存取速度快的HBM2颗粒中，进一步提升了数据传输效率。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (10)
1.一种基于网络传输的数据加速方法，其特征在于，应用于FPGA加速卡，包括：
与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；
在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；
通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。
2.根据权利要求1所述的基于网络传输的数据加速方法，其特征在于，所述与主机端建立网络连接，包括：
与所述主机端通过光纤直连；
或，与所述主机端通过光交换机互联。
3.根据权利要求1所述的基于网络传输的数据加速方法，其特征在于，所述完成所述FPGA加速卡内部的配置，包括：
通过所述网络光口接收所述主机端发送的bit文件；
将所述bit文件加载至所述PR区域，利用所述bit文件对所述FPGA加速卡内部进行配置。
4.根据权利要求1至3任一项所述的基于网络传输的数据加速方法，其特征在于，所述获取所述主机端通过网络光口发送的待加速数据，包括：
基于TCP协议/UDP协议获取所述主机端通过所述网络光口发送的所述待加速数据。
5.一种基于网络传输的数据加速方法，其特征在于，应用于主机端，包括：
与FPGA加速卡建立网络连接并在所述FPGA加速卡完成内部配置后，通过网络光口向所述FPGA加速卡发送待加速数据，以使所述FPGA加速卡将所述待加速数据保存至HBM2颗粒中，并在所述待加速数据接收完成后，将所述待加速数据读取至PR区域，将所述PR区域对所述待加速数据进行加速后的加速后数据保存至HBM2颗粒中；
通过所述网络光口获取所述FPGA加速卡发送的加速后数据。
6.一种基于网络传输的数据加速装置，其特征在于，应用于FPGA加速卡，包括：
数据保存模块，用于与主机端建立网络连接并完成所述FPGA加速卡内部的配置后，获取所述主机端通过网络光口发送的待加速数据，并将所述待加速数据保存至HBM2颗粒中；
数据加速模块，用于在所述待加速数据接收完成后，将所述HBM2颗粒中的所述待加速数据读取至PR区域，并将所述PR区域对所述待加速数据进行加速后的加速后数据保存至所述HBM2颗粒中；
数据发送模块，用于通过所述网络光口将所述加速后数据发送至所述主机端，完成数据的加速。
7.一种FPGA加速卡，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至4任一项所述基于网络传输的数据加速方法的步骤。
8.一种主机端，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求5所述基于网络传输的数据加速方法的步骤。
9.一种基于网络传输的数据加速系统，其特征在于，包括：
如权利要求7所述的FPGA加速卡，以及如权利要求8所述的主机端。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述基于网络传输的数据加速方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910016322.8A CN109787918A (zh) | 2019-01-08 | 2019-01-08 | 基于网络传输的数据加速方法、装置、系统及一种加速卡 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910016322.8A CN109787918A (zh) | 2019-01-08 | 2019-01-08 | 基于网络传输的数据加速方法、装置、系统及一种加速卡 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109787918A true CN109787918A (zh) | 2019-05-21 |
Family
ID=66500124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910016322.8A Withdrawn CN109787918A (zh) | 2019-01-08 | 2019-01-08 | 基于网络传输的数据加速方法、装置、系统及一种加速卡 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109787918A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110413461A (zh) * | 2019-06-28 | 2019-11-05 | 苏州浪潮智能科技有限公司 | 测量加速卡与主机之间传输延时的系统、方法及加速卡 |
| CN111143272A (zh) * | 2019-12-28 | 2020-05-12 | 浪潮(北京)电子信息产业有限公司 | 异构计算平台的数据处理方法、装置及可读存储介质 |
| CN111324558A (zh) * | 2020-02-05 | 2020-06-23 | 苏州浪潮智能科技有限公司 | 数据处理方法、装置、分布式数据流编程框架及相关组件 |
| WO2022095348A1 (zh) * | 2020-11-06 | 2022-05-12 | 浪潮(北京)电子信息产业有限公司 | 一种计算资源的远程映射方法、装置、设备及存储介质 |
-
2019
- 2019-01-08 CN CN201910016322.8A patent/CN109787918A/zh not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110413461A (zh) * | 2019-06-28 | 2019-11-05 | 苏州浪潮智能科技有限公司 | 测量加速卡与主机之间传输延时的系统、方法及加速卡 |
| CN110413461B (zh) * | 2019-06-28 | 2022-05-24 | 苏州浪潮智能科技有限公司 | 测量加速卡与主机之间传输延时的系统、方法及加速卡 |
| CN111143272A (zh) * | 2019-12-28 | 2020-05-12 | 浪潮(北京)电子信息产业有限公司 | 异构计算平台的数据处理方法、装置及可读存储介质 |
| CN111324558A (zh) * | 2020-02-05 | 2020-06-23 | 苏州浪潮智能科技有限公司 | 数据处理方法、装置、分布式数据流编程框架及相关组件 |
| CN111324558B (zh) * | 2020-02-05 | 2021-08-10 | 苏州浪潮智能科技有限公司 | 数据处理方法、装置、分布式数据流编程框架及相关组件 |
| WO2022095348A1 (zh) * | 2020-11-06 | 2022-05-12 | 浪潮(北京)电子信息产业有限公司 | 一种计算资源的远程映射方法、装置、设备及存储介质 |
| US11960430B2 (en) | 2020-11-06 | 2024-04-16 | Inspur (Beijing) Electronic Information Industry Co., Ltd. | Remote mapping method, apparatus and device for computing resources, and storage medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109787918A (zh) | 基于网络传输的数据加速方法、装置、系统及一种加速卡 | |
| US9607116B2 (en) | Distributed hardware device simulation | |
| DE102018006546A1 (de) | Plattformschnittstellenschicht und protokoll für beschleuniger | |
| CN107278299A (zh) | 经由可重配置的虚拟交换机实现次级总线功能性的方法、装置和系统 | |
| US11372787B2 (en) | Unified address space for multiple links | |
| US9213619B2 (en) | Algorithm selection for collective operations in a parallel computer | |
| US9229780B2 (en) | Identifying data communications algorithms of all other tasks in a single collective operation in a distributed processing system | |
| CN109101342B (zh) | 分布式作业协调控制方法、装置、计算机设备及存储介质 | |
| US9965405B2 (en) | Initial enumeration of empty endpoint slots using endpoint emulation | |
| WO2011157138A2 (zh) | 多核路由器 | |
| US20230153158A1 (en) | Method, apparatus, system, and storage medium for performing eda task | |
| CN108228754A (zh) | 流程生成方法及终端设备 | |
| CN106125665A (zh) | 一种通过用户程序实现组态控制的方法 | |
| CN104915302A (zh) | 数据传输处理方法和数据传输器 | |
| CN107239419A (zh) | 一种在PowerPC DPAA模式下实现网络接口自适应的方法 | |
| CN103853513B (zh) | 一种控制显卡的方法及一种电子设备 | |
| CN109189705B (zh) | 一种usb扩展方法、装置、设备、存储介质及系统 | |
| CN107463524A (zh) | 一种访问数据的方法及相关设备 | |
| CN109933553A (zh) | 一种控制系统及其设计方法、一组控制系统、电子装置 | |
| WO2022001317A1 (zh) | 芯片仿真方法、装置、设备、系统及存储介质 | |
| CN109271186A (zh) | 一种fpga程序更新方法、装置及设备 | |
| CN106407554B (zh) | 一种同时支持主从机功能的lpc总线仿真验证方法和装置 | |
| CN107992297A (zh) | 一种针对s3c2440的spi控制器驱动实现方法 | |
| CN204706031U (zh) | 串行外设接口spi总线电路以及电子设备 | |
| CN107835108A (zh) | 基于OpenWrt的MAC层协议栈验证平台 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20190521 |
|
| WW01 | Invention patent application withdrawn after publication |