CN103222196B - 德耳塔西格玛d/a转换器 - Google Patents

Abstract

本发明涉及德耳塔西格玛D/A转换器（48），利用该德耳塔西格玛D/A转换器，可以把数字化值的输入信号转换为与一个周期相对应的时间离散的双态输出信号。在该处理中，可以使用已经在几个周期上形成的输出信号的平均值来产生输入信号值的模拟表示。该德耳塔西格玛D/A转换器（48）被实施以使得在使用期间，所述转换器通过信号图案集合的信号图案串接在一起而提供输出信号，其中，该集合的信号图案每一个是与周期相对应的双态时间离散的，并且在几个周期的信号图案周期长度上延伸。该集合的至少两个信号图案具有彼此不同的信号图案平均值，并且形成在相应的信号图案周期长度上，并且该集合的所有信号图案的每一个具有大致相同数目的、特别是精确相同数目的沿。

Description

德耳塔西格玛D/A转换器

技术领域

本发明涉及德耳塔西格玛数模转换器（德耳塔西格玛D/A转换器），通过该德耳塔西格玛数模转换器，能够将数字值的输入信号转换为双态时钟信号时间离散的输出信号。在这样的情况下，可以通过在多个时钟周期上形成的输出信号的平均值来以模拟形式显示该输入信号的值。

背景技术

德耳塔西格玛D/A转换器具有一阶或更高阶的至少一个德耳塔西格玛调制器。从现有技术基本上已知德耳塔西格玛调制器。德耳塔西格玛调制器处理（数字值或模拟的）输入信号，并且将其转换为双态时钟信号时间离散的输出信号，其中，该输出信号总是涉及到输入信号的处理。通常，操作德耳塔西格玛调制器所使用的和输出该输出信号所使用的时钟速率显著大于输入信号的数据速率，并且也大于在许多其他D/A转换器的情况（过采样的原理）。在每一个时钟周期期间输出信号可以精确地采用两个值之一，该两个值被称为“1”和“0”。因此，通过“1”和“0”的流来形成输出信号，其中，输出这些值所使用的数据率对应于德耳塔西格玛调制器的时钟速率。德耳塔西格玛调制器的输出信号也常常被称为比特流。德耳塔西格玛调制器的输出信号的平均值对应于输入信号的值。

在高分辨率D/A转换器中常常应用德耳塔西格玛调制器，因为这些由于过采样的原理而提供高信噪比。而且，在ASIC（专用集成电路）、CPLD（复杂可编程逻辑器件）和/或在FPGA（现场可编程门阵列）中能够相对简单地实现德耳塔西格玛调制器。在D/A转换器中的使用的情况下，德耳塔西格玛调制器的输入信号被数字值化。通常被比特流形成的德耳塔西格玛调制器的输出信号被模拟低通滤波器滤波，使得获得模拟信号，该模拟信号的值对应于输入信号的数字输入值。

依赖于要显示的（数字值的）输入信号的输入值，在德耳塔西格玛D/A转换器中，德耳塔西格玛调制器的输出信号具有“1”和“0”的不同关系。以这种方式，在“1”和“0”之间改变的发生频率也依赖于要显示的输入值。现在参见图1a-1c来描述这一点，在1a-1c中，在每种情况下，相对于时间t来绘制德耳塔西格玛调制器的输出信号AS。在时间轴上指示时钟周期。例如，通过一系列“0”来表示在德耳塔西格玛调制器的输出信号中可呈现的最小输入值，如图1a中所示。通过一系列“1”来表示最大的可呈现的输入值，如图1b中所示。在两种情况下，输出信号具有频率0Hz（最小频率）。当如在图1c中所示在德耳塔西格玛调制器的输出信号中按每一个时钟信号“0”和“1”交替时，达到在输出信号中的最大频率。因此，依赖于要表示的输入值，输出信号的频率在这种相对大的频率范围中变化。

模拟低通滤波器通常被设计来用于相对窄的频率范围，其中，它因此实现很好的滤波器特性曲线。实际频率与这个最佳频率范围的分离越大，则通常滤波器特性曲线越差。因为德耳塔西格玛调制器的输出信号的频率可以在宽的区域上变化，所以目前在德耳塔西格玛调制器D/A转换器中需要应用相对复杂的、模拟低通滤波器来用于对输出信号滤波。另一个问题是，在输出信号中，通常，沿（上升沿和下降沿）未理想地以相对于横坐标的直角延伸，如图1c中所示的那样。而是，在沿的区域中频繁地产生失真（比较图1c和1d中的上升沿2和下降沿3），如图1d中通过示例所示。因为这种失真，该信号在沿2、3的区域中偏离理想的矩形信号。常常通过电流隔离来传送输出信号，然后将该输出信号馈送到模拟低通滤波器。这通常导致沿2、3的另外的失真。该沿2、3的失真导致误差。例如，通常，模拟低通滤波发生，使得在时间上平均待滤波信号下的区域。因为这种失真，引起该平均的相应低通滤波的情况较之理想的矩形信号的偏离。另一个问题是这种误差随着沿的数目而变化。因为德耳塔西格玛调制器的输出信号的频率以及其沿的数目（每单位时间）可以在大范围内变化，源自失真而发生的误差不能通过常量偏移简单地校正。

对于数字值的测量值或数字化值的启动值要被转换为模拟电压或电流的情况，尤其出现这样的问题。特别在本申请的情况下，期望具有高度线性的尽可能精确的转换。

发明内容

基于这些考虑，本发明的目的是提供一种德耳塔西格玛D/A转换器，所述德耳塔西格玛D/A转换器在用于对输入信号显示的输入值的范围上使得能够进行尽可能精确的数模转换，而不用必须应用复杂（模拟）的滤波并且/或者执行复杂的纠错。

通过根据权利要求1的德耳塔西格玛D/A转换器来实现该目的。在从属权利要求中阐述了本发明的有益的另外的发展。

在本发明中，提供了一种德耳塔西格玛D/A转换器，通过它，能够将数字值的输入信号转换为双态时钟信号时间离散的输出信号。因此，通过在多个时钟信号周期上形成所述输出信号的平均值，可以显示所述输入信号的模拟值（随后被称为“输入值”）。实施所述德耳塔西格玛D/A转换器以使得：在使用中，它通过信号图案集合的信号图案的串行布置来提供所述输出信号，其中，所述集合的所述信号图案在每种情况下是双态时钟信号时间离散的，并且在多个时钟周期的信号图案周期总计上延伸。所述集合的至少两个信号图案具有在相应的信号图案周期总计上形成的相互不同的信号图案平均值，并且，所述集合的所有信号图案在每种情况下具有大致相同数目的、特别是精确地相同数目的沿。

本发明的所述德耳塔西格玛D/A转换器进一步利用德耳塔西格玛转换的优点，该优点除了别的之外包括高信噪比和简单的可实现能力。特别地，以下述这样的方式来进一步实施所提供的输出信号：其平均值对应于数字值的输入信号的值（相应地，输入值）。因为输出信号由在每种情况下具有大致相同数目的沿的信号图案构成，所以显著地减小输出信号的频率范围。特别地，输出信号独立于呈现哪个输入值而随着时间具有大致恒定的频率和大致恒定数目的沿。以这种方式，可以将不太复杂的低通滤波用于提供模拟信号，并且同时，可以实现良好的滤波器特性曲线。而且，便利了由沿的失真带来的误差的校正，因为该误差实质上是恒定的，并且独立于所呈现的输入值。因此，该误差校正可以简单地通过偏移来发生。而且，相对于一些应用，诸如在应用德耳塔西格玛D/A转换器来调整电流值（例如，根据4-20mA标准）的情况下，为了与其一起提供测量值或启动值，有利的是，根据本发明，输出信号不能完全降低为输出值0。

术语德耳塔西格玛D/A转换器表示其中能够执行德耳塔西格玛调制的D/A转换器。特别是，这样的德耳塔西格玛D/A转换器包括至少一个（一阶或更高阶）德耳塔西格玛调制器。在这样的情况下，可以以不同的方式来形成该德耳塔西格玛调制器。

术语“双态（binary）”输出信号是指一种输出信号，这种输出信号是离散值的，并且在给定的时间点可以总是仅精确地采用两个可能双态值的一个。该双态值在此是指“1”和“0”，其中，诸如“高”和“低”的一般替代的参考也是可以的。例如，通过两个不同的电压值在输出信号中表示双态值，其中，替代地，两个不同的电流值等也是可能的。术语“时钟信号时间离散”意指在时钟信号的周期长度上的输出信号总是采用恒定值（在此对应于两个双态值之一）。“双态时钟信号时间离散的输出信号”的上述属性对应于理想信号。然而，也存在因为失真、缺陷等而在一定程度上偏离该理想信号的信号曲线。术语“以模拟形式显示”意指输出信号的平均值经由预定关系与输入信号的（数字）输入值相关。在这样的情况下，输出信号的平均值不必绝对精确地对应于输入信号的输入值。例如，它也可以与其成比例并且/或者相对于其移位一定的偏移。

由于通过信号图案的串行布置来形成输出信号，所以所述信号图案集合的信号图案在每种情况下具有与以上解释的输出信号相同的双态值和相同的时钟信号。信号图案的信号图案周期总计优选地数量达到至少三个时钟周期。“沿的数目”指的是相关信号图案的沿的总数，而独立于是否涉及上升沿或下降沿。沿的什么数目仍然被认为“大致相等”依赖于相应的信号图案的信号图案周期总计，并且误差仍然被看作可容许的。当所述集合的全部信号图案（优选的是，在每种情况下，具有相同的信号图案周期总计）具有精确地相同数目的沿。优选的是，在这样的情况下，在信号图案内存在精确地相同数目的上升沿和下降沿。然而，在特定应用的情况下，并且尤其是在大的信号图案周期总计的情况下，在沿的数目上的小偏差可以仍然导致良好的结果。

信号图案平均值确定在这样的情况下特定信号图案在输出信号中具有的权重。因此，必须串行布置不同的信号图案，使得通过所获得的输出信号的时间平均值，以模拟形式能够显示输入信号的值（相应地，输入值）。可以从具有不同信号图案平均值的精确的两个信号图案或甚至从在每种情况下具有不同的信号图案平均值的超过两个信号图案形成所述信号图案集合。在后一种情况下，要被输出信号表示的输出值范围可以被划分为多个部分。在这样的情况下，在一部分内的输出值（不精确地对应于信号图案平均值）可以在每种情况下被两个信号图案的调制表示，在该情况下，一个信号图案具有比要表示的输出值高的信号图案平均值，并且另一个信号图案具有比要表示的输出值低的信号图案平均值。尤其是，该表示可以通过该两个信号图案的调制发生，该两个信号图案的信号图案平均值最接近要显示的输出值。

在本发明中，也可以使得信号图案具有不同数目的上升沿和下降沿。尤其是，当在上升沿的情况下由失真引起的误差与在下降沿的情况下实质上相同时，可以实现良好的结果。然而，在信号图案内具有不同数目的上升沿和下降沿的信号图案的串行布置可能要求另外的努力，因为在每种情况下下面的信号图案的开始必须在每种情况下对应于前一个信号图案的末尾。在另一种发展中，所述集合的所有信号图案在每种情况下具有相同数目的上升沿，并且在每种情况下具有该相同数目的下降沿。这意味着，每一个信号图案以它开始使用的双态值来结尾。以这种方式，减少了用于选择要串行布置的信号图案的努力，因为这些基本上可以以任何组合被串行地布置。在这样的情况下，上升沿和下降沿的数目可以按信号图案在每种情况下仅为1；然而，它也可以大于1。

在另一种发展中，所述集合的所有信号图案在每种情况下具有相同的信号图案周期总计。以这种方式，可以使用恒定的调制器时钟频率来操作德耳塔西格玛调制器。调制器时钟频率在这样的情况下特别对应于在输出信号中输出单独的信号图案所使用的速率。在另一种发展中，所述集合的所有信号图案在每种情况下具有精确的一个上升沿和精确的一个下降沿。以这种方式，以特别简单的方式，许多（其中，最大可能数目依赖于信号图案周期总计）信号图案可以在每种情况下具有不同的信号图案平均值。

部分地，在预定信号图案周期总计的情况下并且在特定信号图案平均值的情况下，对于信号图案的实际成形存在不同的选项。这也是用于上述的另一种发展的情况，在该情况下，至少对于一些信号图案平均值，每一个信号图案具有精确的一个上升沿和精确的一个下降沿。然而，具有相同的信号图案平均值的不同信号图案的提供要求用于管理和选择信号图案的另外的努力。在另一种发展中，因此使得所述集合的所有信号图案在每种情况下具有不同的信号图案平均值。

在另一种发展中，所述集合的所有信号图案具有m个时钟周期的信号图案周期总计，所述集合包括在每种情况下具有不同的信号图案平均值的m-1个不同的信号图案，具有最低信号图案平均值的信号图案对于精确的一个时钟周期长采用两个可用双态值的高值，并且其余的m-1个时钟信号采用低双态值，并且，所述集合的每一个信号图案，相对于具有紧接着的下一较低信号图案平均值的信号图案，对于精确地更长一个时钟信号，采用高双态值。在该另一种发展中，以简单的方式，在预定信号图案周期总计的情况下，尽可能高的数目的信号图案可以在每种情况下具有不同的信号图案平均值。然而，替代地，也可以提供信号图案集合，在该情况下，每一个信号图案相对于具有紧接着的下一较低的信号图案平均值的信号图案，对于精确地更长的2、3或4、…的时钟周期采用高的双态值，使得实现在单独信号图案的信号图案平均值之间的较大的分离。

在德耳塔西格玛D/A转换器的情况下，因为处理数字值的输入信号，所以优选地数字地实施用于产生输出信号的电路。在另一种发展中，该德耳塔西格玛D/A转换器包括数字德耳塔西格玛调制器，通过该数字德耳塔西格玛调制器，能够调制数字值的输入信号的至少一部分。特别地，可以使得通过德耳塔西格玛调制器来调制整个数字值的输入信号。然而，替代地，也如下面参考另一个发展解释的，可以转变数字值的输入信号的一部分，并且仅向德耳塔西格玛调制器馈送数字值的输入信号的其余部分。在另一种发展中，通过一阶数字德耳塔西格玛调制器来形成该数字德耳塔西格玛调制器。

在另一种发展中，以下述这样的方式来实施该德耳塔西格玛D/A转换器：从数字值的输入信号，能够将预定数目的最高值的比特位置的位转变，并且能够向德耳塔西格玛调制器提供其余的比特位置以产生双态调制器时钟信号时间离散的、调制器输出信号。在这样的情况下，转变至少一个但是优选地多个比特位置，其中，在德耳塔西格玛D/A转换器的操作期间的转变的比特位置的数目通常保持恒定。调制器时钟信号在这样的情况下特别偏离以上参考信号图案解释的时钟信号。特别地，调制器时钟频率仅对应于时钟频率的小部分。特别地，调制器时钟频率对应于在输出信号中输出单独的信号图案所使用的信号图案时钟频率。

在另一种发展中，定义关联，通过该关联，在每种情况下，所述集合的每一个信号图案与数字值的输入信号的可转变的、最高值比特位置（可多个）的占用（对应于特定信号图案的信号图案平均值）相关联。而且，德耳塔西格玛D/A转换器包括信号图案生成器，通过该信号图案生成器，根据与该关联对应的转变的最高值比特位置（可多个）的相应的占用，能够确定相关联的信号图案，并且这个确定的信号图案可以作为用于形成输出信号的较低调制变量而被信号图案生成器输出。该关联在这样的情况下特别精确，并且如此限定使得在是信号图案集合的可用信号图案平均值当中将数字值的输入信号的可能的能够表示的输入值范围划分得尽可能均匀。由于转变的最高值比特位置（可多个）已经确定了输入值的幅度的阶，所以该关联可以仅基于这些转变的、最高值的比特位置而发生。特别地，可以使得与可转变的、最高值比特位置（可多个）的特定占用相关联的信号图案具有信号图案平均值，该信号图案平均值精确地对应于该特定占用的值，其中，在每种情况下，采用具有“0”的占用来用于输入信号的其余的比特位置。然而，替代地，也可以使得信号图案平均值与这个输入值成比例（优选地，使用对于所述集合的所有信号图案均匀的比例因子），并且/或者被相对于其移位一定的偏移。在由德耳塔西格玛D/A转换器提供的输出信号的评估和/或另外的处理的情况下，仅必须考虑在输入信号的可转变的最高值比特位置的相应占用和相关联的信号图案平均值之间的（已知）关系，通过该相关联的信号图案平均值，也确定数字值的输入信号的输入值和在多个时钟信号周期上形成的输出信号的平均值的关系。在给定的情况下，也可以使得数字值的输入信号首先被处理，具体地被移位一定偏移和/或被缩放一定的缩放因子，以便将其最佳地匹配到由所述集合的信号图案覆盖的区域。输入信号（即，在将其传递到德耳塔西格玛D/A转换器之前）和/或输出信号（即，在通过德耳塔西格玛D/A转换器提供其之后）的这样的信号处理可以简单地进行，并且可以在相应信号的进一步的处理的情况下被对应地考虑（因为已知所进行的改变）。

可以特别借助于查找表在信号图案生成器中执行根据转变的最高值比特位置（可多个）的占用而确定在每种情况下的相关联的信号图案。在查找表中，有可能以简单的方式来存储在可转变的最高值比特位置和在每种情况下的对应的信号图案之间的关联。以这种方式，可以在信号图案生成器中迅速和简单地执行该确定。在另一种发展中，较之被确定为较低调制变量的信号图案的信号图案平均值，紧接着的下一更高的信号图案平均值的信号图案能够被信号图案生成器发出来作为用于形成输出信号的较高调制变量。仅当能够通过被确定为较低调制变量的信号图案的信号图案平均值精确地显示输入信号的输入值时，不需要这样的第二调制变量。相反，如果输入值在一定程度上更大，这特别是当在转变后的输入信号的其余比特位置具有偏离所有的“0”的占用时的情况，则也需要较高调制变量来用于表示输入信号。

特别地通过在转变后其余的比特位置来确定关系，根据该关系，在输出信号中出现较低调制变量和较高调制变量。在另一种发展中，使得能够向信号图案生成器提供数字德耳塔西格玛调制器（其被提供其余的比特位置）的调制器输出信号，并且根据调制器输出信号来（通过信号图案生成器）执行在较低调制变量和较高调制变量之间的调制。在另一种发展中，操作数字德耳塔西格玛调制器并且输出调制器输出信号所使用的调制器时钟信号对应于通过信号图案生成器输出单独的信号图案所使用的信号图案时钟信号。继而，通过源自一个脉冲的持续时间和信号图案周期总计的信号图案的持续时间来确定信号图案时钟信号。

在另一种发展中，德耳塔西格玛D/A转换器包括模拟低通滤波器，通过该模拟低通滤波器，能够执行输出信号的滤波。该低通滤波器提供模拟信号，该模拟信号的值对应于数字值的输入信号。可以例如通过RC组合（电阻器电容器组合）来形成该低通滤波器。在另一种发展中，在ASIC（专用集成电路）、CPLD（复杂可编程逻辑器件）或FPGA（现场可编程门阵列）中包含德耳塔西格玛D/A转换器。

可以发生下述情况，其中，由所述集合的信号图案覆盖的输出值范围不足以覆盖数字输入信号的可能输入值范围。在另一种发展中，以下述这样的方式来实施德耳塔西格玛D/A转换器：对于输入值位于由信号图案覆盖的输入值范围之下的情况，能够通过信号图案生成器发出具有所述集合的最低信号图案平均值的信号图案。在另一种发展中，以下述这样的方式实施德耳塔西格玛D/A转换器：对于数字值的输入信号位于由信号图案覆盖的输入值范围之上的情况，能够通过信号图案生成器发出具有所述集合的最高信号图案平均值的信号图案。在两种情况下，优选的是，德耳塔西格玛调制器不执行调制，并且通过很多的迭代来输出所涉及的信号图案，直到输入值返回覆盖的输入值范围内。

如上已经所解释的，当数字值的测量值或数字值的启动值要被转换为模拟电压或电流时，特别需要具有高度线性的精确的转换。例如，当在测量装置中注册的测量值作为数字值存在并且要作为模拟电流经由测量装置的模拟电流输出被传送到对应的接收器（例如，到上级控制装置或到测量传送器）时，是这种情况。而且，当在控制装置中确定的启动值以数字值的形式存在并且要作为模拟电流经由控制装置的模拟电流输出被传送到诸如致动器（例如，阀门、泵等）的对应的接收器时，是这种情况。因此，本发明还涉及本发明的德耳塔西格玛D/A转换器在下述装置中的应用，也根据上述的另外的发展的一个或多个和变化形式来实施该德耳塔西格玛D/A转换器，所述装置具有模拟电流或电压输出，用于将由该装置确定的数字值的测量值改变为或者用于将由该装置确定的数字值的启动值改变为可以经由模拟电流或电压输出而输出的模拟电流或电压信号。在这样的情况下，其他（电子）组件也可以参与转换，该组件特别进一步处理由德耳塔西格玛D/A转换器发出的模拟信号，然后经由模拟电流或电压输出来输出该模拟信号。例如，德耳塔西格玛D/A转换器可以输出模拟电压，并且电流控制电路和对应的控制元件可以将此转换为要经由该装置的模拟电流输出而输出的对应的电流值。特别地，该装置是测量装置，通过该测量装置，经由测量装置的模拟电流输出而输出与测量值相对应的电流值（例如，根据4-20mA标准）。在这样的情况下，它可以特别是2导体测量装置，该2导体测量装置能够经由2导体电流回路同时被供应电力，该2导体电流回路连接到模拟电流输出。

该装置可以在这样的情况下除了模拟电流或电压输出之外也具有用于接收和/或发送信号的其他输入和/或输出。该装置可以特别被测量装置或控制装置形成，如下文将更详细解释的。而且，也可以通过致动器来形成该装置，该致动器例如对于模拟电流输出设置反馈信号（特别是与从控制装置获得的启动值相对应的一个）。而且，可以通过测量传送器来形成该装置，该测量传送器例如获得作为输入信号的装置的测量值，处理该测量值，并且经由模拟电流输出来向回输出（处理后的）测量值。在给定的情况下，另外的装置的测量值和/或启动值也可以进入在测量传送器中执行的处理内。

在工业中广泛使用经由电流回路传送测量值和启动值。在这样的情况下，在电流回路中设置的电流对应于要传送的测量值、相应的启动值的相应值。广泛地应用4-20mA标准（mA：毫安），在该情况下，要传送的测量值或启动值在每种情况下对应于在从4mA的电流下限值至20mA的电流上限值的范围中的电流值。然而，在这样的情况下，也可以对于该范围选择其他极限值，诸如0mA的电流下限值和20mA的电流上限值。在另一种发展中，因此使得测量值或启动值（在该装置中）改变为电流信号，特别是根据4-20mA标准的电流信号。然后可以经由该装置的对应的模拟电流输出来输出电流信号。

本发明进一步涉及测量装置，该测量装置具有模拟电流或电压输出，并且具有本发明的德耳塔西格玛D/A转换器，也可以根据上述的另外的发展和变化形式的一个或多个来另外实施该德耳塔西格玛D/A转换器。在这样的情况下，该德耳塔西格玛D/A转换器能够被提供具有测量装置确定的数字值测量值的数字值输入信号，并且该德耳塔西格玛D/A转换器的输出信号用于产生与数字值测量值相对应的模拟电流或电压信号，使得可以在模拟电流或电压输出上输出这样的模拟值。德耳塔西格玛D/A转换器的（随后仍然滤波的）输出信号在该情况下被进一步特别处理，然后它经由模拟电流或电压输出而被输出。例如，在德耳塔西格玛D/A转换器的输出信号的滤波后，可以获得模拟电压，然后该模拟电压被电流控制电路和控制元件转换为要经由模拟电流输出而输出的电流值。

本发明进一步涉及控制装置，该控制装置具有模拟电流或电压输出，并且具有本发明的德耳塔西格玛D/A转换器，也可以根据以上解释的另外的发展和变化形式的一个或多个来另外实施该德耳塔西格玛D/A转换器。在这样的情况下，该德耳塔西格玛D/A转换器能够被提供控制装置确定的数字值启动值的数字值输入信号，并且该德耳塔西格玛D/A转换器的输出信号用于产生与该数字值启动值相对应的模拟电流或电压信号以在所述模拟电流或电压输出上输出。如上文参考测量装置解释的，也可以进一步处理德耳塔西格玛D/A转换器的（随后仍然滤波的）输出信号，然后经由所述模拟电流或电压输出来将它输出。

本发明进一步涉及一种用于操作德耳塔西格玛D/A转换器的方法，通过该德耳塔西格玛D/A转换器，能够以双态输出信号来转换数字值的输入信号，该双态输出信号是时钟信号时间离散的，其中，输入信号的值（具体地，输入值）能够被在多个时钟周期上形成的输出信号的平均值模拟地表示，其特征在于如下的步骤：

由德耳塔西格玛D/A转换器通过信号图案集合的信号图案的串行布置来提供输出信号，其中，所述集合的信号图案在每种情况下是双态时钟信号时间离散的，并且经由多个时钟周期的信号图案周期总计而延伸，其中，所述集合的至少两个信号图案具有经由特定的信号图案周期总计形成的、彼此不同的信号图案平均值，并且其中，所述集合的所有信号图案在每种情况下具有大致相同数目的沿，特别是精确地相同数目的沿。通过本发明的该方法，以对应的方式可实现上文相对于本发明的德耳塔西格玛D/A转换器解释的优点。而且，也以对应的方式能够实现上文解释的变化形式和另外的发展。

附图说明

基于下面参考附图的实施例的示例的说明，本发明的其他优点和效用将变得显然，附图的图如下示出：

图1a-1d是常规德耳塔西格玛调制器D/A转换器的输出信号的不同信号曲线；

图2是常规一阶德耳塔西格玛D/A转换器的操作的示意表示；

图3a、3b是根据本发明的第一形式的实施例的、用于形成信号图案集合的两种不同的信号图案；

图3c-3e是从在图3a和3b中所示的信号图案形成的不同的输出信号；

图3f是根据第一形式的实施例的产生输出信号的示意表示；

图4a-4c是根据本发明的第二形式的实施例的、用于形成信号图案集合的三种不同的信号图案；

图5是根据本发明的第三形式的实施例的本发明的德耳塔西格玛D/A转换器的操作的示意表示；

图6是根据本发明的第三形式的实施例的、用于形成信号图案集合的15种不同的信号图案的构造的表示；以及

图7是用于图示本发明的德耳塔西格玛D/A转换器的应用的测量装置的示意表示。

具体实施方式

图2示出了常规德耳塔西格玛D/A转换器20的操作。德耳塔西格玛D/A转换器20包括形成为数字电路的德耳塔西格玛调制器22。德耳塔西格玛调制器22继而包括具有寄存器比特位置计数的寄存器24，该寄存器比特位置计数对应于数字值的输入信号的比特位置的数目。在所示形式的实施例的情况下，涉及16比特德耳塔西格玛调制器22。使得数字值的输入信号16具有比特。而且，德耳塔西格玛调制器22包括求和单元26，根据时钟信号CLK向求和单元26馈送在图2中通过方框28示意地表示的数字值的输入信号。而且，根据时钟信号CLK经由反馈回路29向求和单元26馈送在寄存器24中包含的数字数目。然后，根据时钟信号CLK将从在求和单元26中的求和获得的数目写回寄存器24中，其中，重写在寄存器中预先包含的数目。寄存器24在这样的情况下包括与数字值的输入信号的比特位置计数相对应的比特位置计数，在此因此包括比特位置计数16。因为在求和单元26中执行的求和，也可以导致高1的比特位置计数，在此因此导致比特位置计数17。对此，如果该和具有比特位置计数17，则提供另外的溢出比特位置30，根据时钟信号CLK向该溢出比特位置30中写入该和的最高值的比特。相反，如果该和仅具有与数字值的输入信号的比特位置计数相对应的比特位置计数，在此因此具有16个比特位置，则向溢出比特位置30内写入“0”。

溢出比特位置30的（时间相关的，根据时钟信号CLK交替的）占用同时形成根据时钟信号CLK输出的德耳塔西格玛D/A转换器20的输出信号。这在图2中被箭头32和输出信号的示意地指示的信号表示。该输出信号是双态时钟信号CLK时间离散信号，其中，对于输出信号可接受的两个双态值被称为“0”和“1”。为了获得模拟信号，然后通过模拟低通滤波器34来对输出信号滤波，在此通过RC组合来形成模拟低通滤波器34。在滤波后，获得特别通过模拟电压值形成的模拟信号。通过箭头36和示意地指示的模拟信号来在图2中表示这一点。

作为操作的示例，考虑下述情况：其中，在寄存器24中有数字值1011 1111 1111 1111，并且溢出比特位置30具有值“0”。在下一个时钟信号中，通过求和单元26将输入值0111 1111 1111 1111加到经由反馈回路29从寄存器24提供的值1011 1111 1111 1111，使得接下来将值0011 1111 1111 1110写入寄存器24内，并且将值“1”写入溢出比特位置30内。溢出比特位置30的值“1”因此在时钟的这一摆（beat）中被输出为输出信号。

图2用于解释16比特德耳塔西格玛调制器。如本领域中已知，16比特德耳塔西格玛调制器要求时钟信号CLK的最多2¹⁶个、即65,536个时钟周期，使得从16比特德耳塔西格玛调制器完全“推出”具有16个比特位置的输入值。在输入信号具有另一个比特位置计数n并且通过n比特德耳塔西格玛调制器对应地形成德耳塔西格玛调制器的情况下，所解释的操作是类似的。在后一种情况下，n比特德耳塔西格玛调制器要求最多2ⁿ个时钟周期，使得从n比特德耳塔西格玛调制器完全“推出”具有n个比特位置的输入值。

在本发明的第一形式的实施例中，通过总共两个不同的信号图案的现有的集合的信号图案的串行布置来形成双态时钟信号时间离散的输出信号。在图3a和3b中示出被称为“1”SM和“0”SM的两个信号图案。在这样的情况下，通常，在图3a-3e、图4a-4c和图6中，信号图案的或在给定情况下通过AS标记的输出信号的相应信号形式被绘制为时间t的函数。通过垂直刻度标记在每种情况下沿着时间轴t指示各个时钟摆动。在图3a和3b中所示的两个信号图案“1”SM和“0”SM在每种情况下是双态的，并且可以在一个时钟周期上仅采用被称为“1”和“0”的两个双态值之一。它们都具有总共4个信号图案周期。在图3a中所示的信号图案“1”SM在这样的情况下在前三个时钟周期上采用输出值“1”，并且在第四个时钟周期上采用输出值“0”。因此，该信号图案“1”SM在形成它的四个时钟周期上具有平均值0.75。在这样的情况下，要考虑0.75或75%的规格仅是参考。因此，可以例如通过电压值形成的实际信号图案平均值依赖于对于“1”和“0”实际输出的物理值（特别是电压值）。然而，在本上下文中，信号图案平均值被引用为抽象双态值“0”和“1”。在图3b中所示的信号图案“0”SM在第一时钟周期期间采用输出值“1”，并且在时钟周期2至4期间采用输出值“0”。因此，该信号图案“0”SM具有在四个时钟周期上形成的信号图案平均值0.25。

图3c至3e通过示例示出通过信号图案“1”SM和“0”SM的串行布置形成的不同输出信号。所形成的输出信号因此同样是双态和时钟信号时间离散的。通过信号图案“1”SM和“0”SM的交替串行布置来形成在图3c中所示的输出信号。在所示的持续时间上形成的输出信号的平均值达到0.5。通过信号图案“0”SM唯一的串行布置来形成在图3d中所示的输出信号。在所示的持续时间上形成的输出信号的平均值达到0.25。这同时是由两个信号图案“0”SM和“1”SM的组合能够表示的最低输出值。通过信号图案“1”SM唯一的串行布置来形成在图3e中所示的输出信号。在所示的持续时间上形成的输出信号的平均值达到0.75。这同时是由两个信号图案“0”SM和“1”SM的组合能够表示的最高输出值。

在第一形式的实施例的情况下，以常规方式操作由数字电路形成并且被馈送具有n个比特位置的输入信号的n比特德耳塔西格玛调制器，使得该n比特德耳塔西格玛调制器输出作为调制器输出信号的比特流。特别是，n比特德耳塔西格玛调制器可以具有以上参考图2解释的16比特德耳塔西格玛调制器22的形式。在图3f中示意地示出了该示例，在图3f中，表示这样的16比特德耳塔西格玛调制器的溢出比特位置30’。在图3f中，通过箭头38和调制器输出信号的示意地指示的信号来表示来自16比特德耳塔西格玛调制器的以比特流形式的调制器输出信号的输出。该调制器输出信号被馈送到信号图案生成器40。信号图案生成器40当调制器输出信号采用值“0”时输出被称为“0”SM的图案，并且当调制器输出信号采用值“1”时输出被称为“1”SM的图案。可以借助于查找表，在信号图案生成器40中执行要输出的每种情况下的图案的确定。在图3f中，通过箭头42和输出信号的示意指示的信号来表示由信号图案生成器40输出的输出信号。在该附图中，通过箭头38和42对于所示的信号指示的时间不是相对于彼此按照比例决定的。来自生成器40的输出信号然后被馈送到低通滤波器44，低通滤波器44执行滤波并且输出模拟信号。在图3f中通过箭头46和示意指示的模拟信号来表示模拟信号的输出。

因为在每种情况下所有的信号图案（在此，“0”SM和“1”SM）具有精确的一个上升沿和精确的一个下降沿并且所有的信号图案在每种情况下具有相同的信号图案周期总计，所以输出信号在时间和频率上的沿的数目（在多个信号图案周期总计上考虑的）是恒定的，并且独立于在任何情况下表示的值。这相对于校正由沿的失真引起的误差以及相对于输出信号的（模拟）滤波是有利的。如果在具有模拟电流或电压输出的装置中使用对应的德耳塔西格玛D/A转换器，以用于转换由该装置确定的数字值的测量值或用于将由该装置确定的数字值的启动值改变为模拟电流或电压信号，则存在下述另一个优点：因为信号图案的形成导致的电流或电压值不能完全降低为零。

因为在第一形式的实施例的情况下在每种情况下需要4个时钟周期来用于信号图案的输出，所以使用与信号图案时钟信号相对应的调制器时钟信号来操作相关联的德耳塔西格玛调制器（在此，16比特德耳塔西格玛调制器），信号图案生成器40使用该信号图案时钟信号来输出独立的信号图案。在此，调制器时钟信号频率（以及信号图案时钟信号频率）对应于时钟频率的1/4。对应地，如以上解释的，16比特的德耳塔西格玛调制器要求最多2¹⁶个，即，65,536个调制器时钟信号周期使得从16比特德耳塔西格玛调制器完全“推出”具有16个比特位置的输入值。继而，因为对于调制器输出值的输出，在需要4个时钟周期（以产生相关联的信号图案），在第一形式的实施例的情况下，需要最多2¹⁸个，即，262,144个时钟周期，使得从德耳塔西格玛D/A转换器完全“推出”具有16个比特位置的输入值。而且，在该形式的实施例的情况下，应当注意，可允许的输入值范围的下限值“被映射”到平均输出值0.25（最低的、可表示的平均输出值），并且可允许的输入值范围的上限值“被映射”到平均输出值0.75（最高的、可表示的平均输出值）。因此，发生了可允许的输入值范围（0000 0000 00000000至1111 1111 1111 1111）被缩放到减小的平均输出值范围（0.25至0.75）。在输出信号的附加处理、和评估中考虑该缩放。

现在介绍本发明的第二形式的实施例，如图4a至4c所示。在这种情况下，将考察相对于第一形式的实施例的主要差别。在第二形式的实施例中，通过总共三个不同的信号图案的集合的信号图案的串行布置来形成双态时钟信号时间离散的输出信号。在图4a至4c中表示这三种信号图案。分别被称为“1/4”SM（比较图4a）、“2/4”SM（比较图4b）和“3/4”SM（比较图4c）的该三种信号图案每一个具有信号图案周期总计4。“1/4”SM信号图案的信号对应于被称为“0”SM的第一形式的实施例的信号图案，并且“3/4”SM信号图案的信号对应于被称为“1”SM的第一形式的实施例的信号图案。被称为“2/4”SM的信号图案在前两个时钟信号周期期间采用输出值“1”，并且在第三和第四时钟信号周期期间采用输出值“0”。因此，该信号图案“2/4”SM具有在四个时钟信号周期上形成的信号图案平均值0.5。结果，可以将输出值范围0.25至0.75划分为子范围0.25至0.5和0.5至0.75。因此，可以通过被称为“1/4”SM和“2/4”SM的信号图案的调制来表示0.25和0.5之间的平均输出值，并且可以通过被称为“2/4”SM和“3/4”SM的信号图案的调制来表示0.5和0.75之间的平均输出值。为了在具体输入值的情况下确定要在哪两个信号图案之间执行调制，根据第二形式的实施例，如此多的输入信号的最高值的比特位置被转变，与通过集合的不同信号图案计数所要求的一样。在当前情况下，因为该集合具有三个不同的信号图案，所以这意味着两个比特位置。因此，可以定义关联，通过该关联，信号图案“1/4”SM与前两个比特位置的“01”的占用相关联，信号图案“2/4”SM与前两个比特位置的“10”的占用相关联，并且信号图案“3/4”SM与输入信号的前两个比特位置的11的占用相关联。在该关联的情况下，被影响的德耳塔西格玛D/A转换器不能显示输入值范围0000 0000 0000 0000至0011 1111 1111 1111和输入值范围1100 0000 0000 0001至1111 1111 1111 1111。

现在将简要描述根据第二形式的实施例的输出信号的产生。为了解释第三形式的实施例，参考图5给出输出信号的产生的更详细的说明，在第三形式的实施例情况下，信号图案在每种情况下，具有信号图案周期总计16。在第二形式的实施例的情况下，在可表示的输入值范围内，信号图案生成器基于前两个比特位置（例如，通过对应的查找表的应用）来确定（根据关联）相关联的信号图案是哪个，并且这被用作较低调制变量。例如，如果前两个比特位置是01，则信号图案“1/4”被用作较低调制变量。然后，具有紧接着的下一较高信号图案平均值的信号图案被用作较高调制变量。在当前示例的情况下，这因此是信号图案“2/4”。输入信号的（在转变后的）其余比特位置被馈送到n比特德耳塔西格玛调制器，其中，n对应于其余的比特位置的数目。在此，德耳塔西格玛调制器被实施为14比特德耳塔西格玛调制器。然后，该14比特的德耳塔西格玛调制器的调制器输出信号被发送到信号图案生成器。根据占用在西格玛德耳塔调制器中调制的输入信号的其余比特位置的数字，在调制器时钟周期中输出的调制器输出信号展现“0”和“1”的对应关系。调制器时钟信号频率在当前情况下对应于时钟频率的1/4，因为在每种情况下，需要四个时钟信号周期来用于通过信号图案生成器的信号图案的输出。当调制器输出信号具有值“0”时，信号图案生成器输出较低调制变量，并且当调制器输出信号具有值“1”时，输出较高调制变量。以这种方式，通过对应的两个信号图案的调制来表示特定的输入值。

如基于上面的解释清楚的，在根据第二形式的实施例的德耳塔西格玛D/A转换器的情况下，实质上，由16个比特位置可表示的输入值范围的仅25%至75%的范围是可能的。该输入值范围因此被映射到0.25至0.75d输出值范围上。在给定的情况下执行的输入信号的预处理的情况下和在输出信号的附加处理的情况下考虑这一点。特别地，输入信号可以对应地匹配到这个可允许的输入值范围。仅能够显示由16个比特位置能够表示的输入值范围的一部分的事实在根据4-20mA标准来产生电流信号的德耳塔西格玛D/A转换器的应用的情况下特别相对没有问题，因为在此例如，通常不必以任何方式表示0mA至刚好在4mA之前的较低范围。

第二形式的实施例特别提供了下面的另外的优点：因为，根据第二形式的实施例，输入信号的两个比特位置被转变，并且仅通过德耳塔西格玛调制器调制其余的比特位置，所以可以以较少的比特位置来实施德耳塔西格玛调制器。因此，需要较少的资源来用于提供德耳塔西格玛调制器。而且，可以使用较低的调制器时钟信号频率来操作德耳塔西格玛调制器，并且这导致减少的功耗。而且，有利的是，因为直接向信号图案生成器提供前两个最高值的比特位置，所以由信号图案生成器输出的输出信号可以迅速地跟随输入信号的主要改变。

在第三形式的实施例的情况下进一步发展相对于第二形式的实施例解释的这些优点，在第三形式的实施例的情况下，所述集合的单独信号图案在每种情况下具有信号图案周期总计16。在第三形式的实施例的下面的解释中，将探索相对于第二形式的实施例的主要差别。在第三形式的实施例的情况下的信号图案的集合包含15个不同的信号图案，其中每一个具有信号图案周期总计16。在图6中示出这些信号图案的构造。被称为“1/16”SM的具有最低信号图案平均值的信号图案在第一时钟信号周期上采用开始值“1”，并且从第二至第十六时钟信号周期采用输出值“0”。信号图案“1/16”SM具有在16个时钟信号周期上形成的平均值1/16。被称为“2/16”SM的具有紧接着的下一较高信号图案平均值的信号图案相对于信号图案“1/16”SM在精确地更多一个时钟信号周期上，即从第一至第二时钟信号周期采用输出值“1”。信号图案“2/16”SM具有在16个时钟信号周期上形成的平均值2/16。该模式继续，其中，所述集合的每一个信号图案，相对于具有紧接着的下一较低信号图案平均值的信号图案，对于精确地更长一个时钟信号，采用输出值“1”。具有最高信号图案平均值的信号图案是在图6中的底部信号图案“15/16”SM，其从第一至第十五时钟信号周期采用输出值“1”，并且在第十六时钟信号周期中采用输出值“0”。信号图案“15/16”因此具有在信号图案的第十六时钟信号上形成的平均值“15/16”。以这种方式，可以将1/16至15/16的输出值范围划分为14个子区域，其中每一个具有宽度1/16。可以例如通过被引用为“1/16”SM和“2/16”SM的信号图案的调制来表示在1/16和2/16之间的平均输出值。再一次，如在第二形式的实施例的情况下那样，如此多的输入信号的最高值比特位置被转变，与通过不同的信号图案的计数要求的一样。在该情况下，因为所述集合具有15个不同的信号图案，所以这意味着四个比特位置。而且，继而，定义关联，通过该关联，在当前情况下，信号图案“1/16”SM接收0001的占用，信号图案“2/16”SM接收0010的占用，……，信号图案“8/16”SM接收1000的占用，……，并且信号图案“15/16”SM接收1111的占用。因此，德耳塔西格玛D/A转换器不能显示输入值范围0000 0000 0000 0000至0000 1111 1111 1111和输入值范围1111 0000 0000 0001至1111 1111 1111 1111。实质上包括0至1/16和15/16至16/16的范围的不可呈现的输入值范围相对于第二形式的实施例显著减小。

现在，将参考图5来描述根据第三形式的实施例的输出信号的产生。在前四个比特位置的转变之后，具有16个比特位置的输入信号保留12个比特位置，使得要提供12比特的德耳塔西格玛D/A转换器以用于调制其余的比特位置。在图5中所示的德耳塔西格玛D/A转换器48包括：以数字电路形式的12比特德耳塔西格玛调制器50、信号图案生成器52以及模拟低通滤波器54。首先从向德耳塔西格玛D/A转换器48馈送的输入信号转变前四个（即，四个最高值的）比特位置。在图5中通过用于表示输入信号的四个比特位置块58的转变的接合点56来示意地示出这一点，使得输入信号的12比特位置块60保留。前四个转变的比特位置被直接地馈送到信号图案生成器52。根据转变（前四个）比特位置的占用，信号图案生成器52确定相关联的信号图案（特别是通过应用查找表）。这然后在信号图案生成器52中被用作较低调制变量。如果前四个比特位置例如是1000，则将信号图案“8/16”SM用作较低调制变量。然后，具有紧接着的下一较高信号图案平均值的信号图案被用作较高调制变量。在当前的示例的情况下，这因此将是信号图案“9/16”SM。

输入信号的（在转变后的）其余的比特位置被馈送到12比特德耳塔西格玛调制器50。如对于参考图2描述的德耳塔西格玛调制器22所描述的那样操作德耳塔西格玛调制器50。该12比特德耳塔西格玛调制器的调制器时钟频率对应于下述信号图案时钟频率，使用该信号图案时钟频率，从信号图案生成器52输出独立的16个时钟信号周期长的信号图案。该调制器时钟信号频率在当前示例中因此对应于时钟频率的1/16。以这种方式，可以进一步减小电力的消耗（与第二形式的实施例作比较）。而且，有利的是，仅需要12比特的德耳塔西格玛调制器50（与在第二形式的实施例的情况下的14比特德耳塔西格玛调制器作比较），使得也在此节省资源。该12比特德耳塔西格玛调制器50与图2的德耳塔西格玛调制器22相同地包括：寄存器62，寄存器62具有十二的比特位置计数；求和单元64；反馈回路66；以及溢出比特位置68。使用每一个调制器时钟周期摆动CLK/16来向求和单元64馈送输入信号的其余的（12个）比特位置和在（12个比特位置的）寄存器62中包含的数字值。然后，从在求和单元64中的求和获得的数字值根据调制器时钟信号CLK/16被写入寄存器62内，其中，重写在寄存器62中先前包含的数字。对应地，如在图2的德耳塔西格玛调制器22的情况下那样，当获得的和具有比特位置计数13并且“1”在最高值比特时，向溢出比特位置68内写入“1”。如果所获得的和具有比特位置计数12，则向溢出比特位置68内写入“0”。

溢出比特位置68的（由调制器时钟信号CLK/16掌控的时间相关的改变的）占用同时形成12比特德耳塔西格玛调制器50的调制器输出信号，该调制器输出信号根据调制器时钟信号CLK/16被输出。在图5中通过箭头70和调制器输出信号的示意地指示的信号来示出这一点。调制器输出信号是双态调制器时钟信号CLK/16时间离散信号。它在这样的情况下满足下述关系：其平均值（在多个调制器时钟周期上形成）对应于被馈送到12比特德耳塔西格玛调制器的其余的（12个）比特位置的值。调制器输出信号被馈送到信号图案生成器52。输出单独的信号图案所使用的信号图案生成器52的信号图案时钟信号在这样的情况下与12比特德耳塔西格玛调制器50的调制器时钟信号匹配。信号图案生成器52基于调制器输出信号来执行在较低调制变量和较高调制变量之间的调制（其中，如上所解释的，基于前四个转变的比特位置进行较低和较高调制变量的确定）。特别地，信号图案生成器52当调制器输出信号具有值“0”时输出较低调制变量，并且当调制器输出信号具有值“1”时输出较高调制变量。以这种方式，通过对应的两个信号图案的调制来表示输入信号的输入值。通过相应地确定的信号图案的串行布置形成的输出信号是双态时钟信号CLK时间离散信号，其平均值（在多个时钟周期上，特别是在多个信号图案周期总计上形成）对应于输入信号的输入值。在图5中通过箭头72和输出信号的示意地指示的信号来表示来自信号图案生成器52的输出信号的输出。在附图中，对于所示的信号通过箭头70和72所示的时间不是相对于彼此按照比例决定的。为了获得模拟（连续）信号，然后通过模拟低通滤波器54来对输出信号滤波。如果要通过电流隔离传送信号，则优选的是，在执行滤波之前通过电流隔离传送输出信号，并且然后，执行该滤波。该滤波产生模拟信号，该模拟信号特别具有模拟电压值的形式。在图5中通过箭头76和示意地指示的模拟信号来示出这一点。

与第一形式的实施例作比较通过第三形式的实施例实现的另一个优点是用于从德耳塔西格玛D/A转换器48完全推出具有16个比特位置的输入值所需的时钟周期的数目。12比特的德耳塔西格玛调制器50需要2¹²，即，4,096个调制器时钟周期，以便从相应的输入值完全地“推出”其余的12个比特位置。因为继而对于调制器输出值的输出需要16个、即2⁴个时钟周期，所以整体而言，需要2¹⁶个，即，65,536个时钟周期来推出具有16个比特位置的输入值。这意味着与常规的16比特德耳塔西格玛调制器作比较没有扩展，具体地说缓慢，诸如例如参考图2的情况。该数目2¹⁶个时钟周期也是在实施例的第二示例的情况下所需的数目（2²乘以2¹⁴个时钟周期）。然而，与第二形式的实施例作比较，如上所解释的，可表示的输入值范围显著增大。而且，与第二形式的实施例作比较，德耳塔西格玛调制器在此可以具有较低的比特位置计数。

现在，将参考图7通过示例解释本发明的德耳塔西格玛D/A转换器79在测量装置78中的应用，其中，经由测量装置78的模拟电流输出80能够发出用于在测量装置78中注册的测量值的传送的、根据4-20mA标准的模拟电流信号。在这样的情况下，图7仅示出解释本发明所必要的组件。测量装置78包括控制单元81，控制单元81输出作为数字值的信号的要传送的测量值。该数字值的信号形成本发明的德耳塔西格玛D/A转换器79的输入信号。如上所解释的，该输入信号要被转换为模拟信号，该模拟信号在此为电压信号，该模拟信号对应于要在模拟电流输出80上设置的电流值。与这个电压信号对应地，在给定情况下也接收实际上在模拟电流输出80上设置的电流值的反馈的电流控制电路82中，形成启动变量以输出到控制元件84（在此为晶体管）。控制元件84然后对应地将在连接到模拟电流输出80的电流回路86中的电流值设置为被操纵的变量。以这种方式，在测量装置78中注册的测量值可以被传送到连接到电流回路86的接收器88，诸如控制装置。

本发明不限于参考附图描述的实施例的示例。特别地，可以使得输入信号也具有多于或少于16个的比特位置。而且，例如，也可以以其他方式来选择在输入信号的转变的和其余的比特位置之间的关系。

Claims (16)

1.一种德耳塔西格玛D/A转换器，通过所述德耳塔西格玛D/A转换器，能够把数字值的输入信号转换为双态时钟信号时间离散的输出信号，其中，通过在多个时钟信号周期上形成所述输出信号的平均值，可以显示所述输入信号的模拟值，

其特征在于，所述德耳塔西格玛D/A转换器被实施为使得：在使用中，它通过信号图案的集合的信号图案的串行布置来提供所述输出信号，其中，所述集合的所述信号图案在每种情况下是双态时钟信号时间离散的，并且在多个时钟周期的信号图案周期总计上延伸，其中，所述集合的至少两个信号图案具有在相应的信号图案周期总计上形成的、相互不同的信号图案平均值，并且其中，所述集合的所有信号图案在每种情况下具有相同数目的沿(2,3)。

2.根据权利要求1所述的德耳塔西格玛D/A转换器，其特征在于，所述集合的所有信号图案在每种情况下具有相同数目的上升沿(2)，并且在每种情况下具有这个相同数目的下降沿(3)。

3.根据权利要求1或2所述的德耳塔西格玛D/A转换器，其特征在于，所述集合的所有的信号图案在每种情况下具有相同的信号图案周期总计。

4.根据权利要求1所述的德耳塔西格玛D/A转换器，其特征在于，所述集合的所有的信号图案在每种情况下具有精确的一个上升沿(2)和精确的一个下降沿(3)。

5.根据权利要求1所述的德耳塔西格玛D/A转换器，其特征在于，所述集合的所有的信号图案在每种情况下具有不同的信号图案平均值。

6.根据权利要求1所述的德耳塔西格玛D/A转换器，其特征在于，所述集合的所有的信号图案具有m个周期的信号图案周期总计，所述集合中有在每种情况下具有不同的信号图案平均值的m-1个不同的信号图案，具有最低信号图案平均值的信号图案对于精确的一个时钟信号周期采用两个双态值的高值，并且对于其余的m-1个时钟周期采用低双态值，并且，所述集合的每一个信号图案，相对于具有紧接着的下一较低信号图案平均值的信号图案，对于精确的更长一个时钟信号，采用高双态值。

7.根据权利要求1所述的德耳塔西格玛D/A转换器，其特征在于，所述德耳塔西格玛D/A转换器具有数字德耳塔西格玛调制器(22；50)，通过所述数字德耳塔西格玛调制器，能够调制所述数字值的输入信号的至少一部分。

8.根据权利要求7所述的德耳塔西格玛D/A转换器，其特征在于，所述德耳塔西格玛D/A转换器被实施为使得：从所述数字值的输入信号，预定数目的最高值比特位置的位能够被转变，并且能够把其余的比特位置提供给所述数字德耳塔西格玛调制器(50)，以产生双态调制器时钟信号时间离散的调制器输出信号。

9.根据权利要求8所述的德耳塔西格玛D/A转换器，其特征在于，定义关联，通过该关联，在每种情况下，所述集合的每一个信号图案与所述数字值的输入信号的可转变的最高值比特位置的占用相关联，其中，所述占用对应于该信号图案的信号图案平均值，其中，所述德耳塔西格玛D/A转换器具有信号图案生成器(52)，通过所述信号图案生成器(52)，根据相应的与所述关联相对应的转变的最高值比特位置的占用，能够确定相关联的信号图案，并且这个确定的信号图案能够被所述信号图案生成器(52)发出，作为用于形成所述输出信号的较低调制变量。

10.根据权利要求9所述的德耳塔西格玛D/A转换器，其特征在于，较之由信号图案生成器(52)确定作为所述较低调制变量的所述信号图案的信号图案平均值，具有紧接着的下一较高信号图案平均值的信号图案能够被发出以作为用于形成所述输出信号的较高调制变量。

11.根据权利要求10所述的德耳塔西格玛D/A转换器，其特征在于，所述数字德耳塔西格玛调制器(50)的调制器输出信号能够被提供到所述信号图案生成器(52)，并且根据所述调制器输出信号来执行在所述较低调制变量和所述较高调制变量之间的调制。

12.一种在具有模拟电流或电压输出(80)的装置(78)中使用根据权利要求1至11之一所述的德耳塔西格玛D/A转换器(48；79)的方法，该方法包括：

用于把由所述装置(78)确定的数字值测量值或用于把由所述装置确定的数字值启动值转换为能够经由所述模拟电流或电压输出(80)发出的模拟电流或电压信号。

13.根据权利要求12所述的方法，其特征在于，发生所述测量值或所述启动值到电流信号的转换。

14.根据权利要求13所述的方法，其特征在于，发生所述测量值或所述启动值到根据4-20mA标准的电流信号的转换。

15.一种测量装置，所述测量装置具有模拟电流或电压输出(80)和权利要求1至11之一所述的德耳塔西格玛D/A转换器(79)，其中，所述德耳塔西格玛D/A转换器(79)能够被提供具有所述测量装置(78)确定的数字值测量值的数字值输入信号，并且所述德耳塔西格玛D/A转换器的输出信号能够被发出使得在所述模拟电流或电压输出(80)上产生与所述数字值测量值相对应的模拟电流或电压信号。

16.一种控制装置，所述控制装置具有模拟电流或电压输出和权利要求1至11之一所述的德耳塔西格玛D/A转换器(48)，其中，所述德耳塔西格玛D/A转换器(48)能够被提供具有所述控制装置确定的数字值启动值的数字值输入信号，并且所述德耳塔西格玛D/A转换器的输出信号能够被发出使得在所述模拟电流或电压输出上产生与所述数字值启动值相对应的模拟电流或电压信号。