CN103187856A - 不具有测试焊盘的栅极应力测试电路 - Google Patents

不具有测试焊盘的栅极应力测试电路 Download PDF

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Abstract

本发明的实施方式涉及不具有测试焊盘的栅极应力测试电路。特别地，提供一种高侧驱动电路，包括：驱动级，具有输入、输出、第一功率端子以及第二功率端子；晶体管，具有第一功率端子、第二功率端子以及耦合到驱动级的输出的控制端子；以及开关，耦合在驱动级的第二功率端子与晶体管的第二功率端子之间。

Description

不具有测试焊盘的栅极应力测试电路
技术领域
本发明涉及驱动电路，更具体地，涉及包括相应电压应力测试电路的高侧驱动电路(high side driver circuit)。
背景技术
为了实现自动化等级质量评定，混合的模拟和功率产品必须经过栅极应力测试。应力测试的目的在于筛查位于功率MOS晶体管的栅极氧化物中的随机缺陷。应力测试通常需要专门的测试模式和测试焊盘来控制MOS晶体管的栅极。
自动化应用的典型功率产品是具有自举升压(boot-strap)的降压型调节器，其具有NDMOS晶体管作为高侧功率器件。图1中示出这种具有高侧驱动器和测试电路的降压型调节器。
电路100的集成电路部分102包括驱动级104，用于驱动高侧功率MOS晶体管MHS的栅极。栅极应力焊盘106也耦合到驱动级104的输出和高侧功率MOS晶体管MHS的栅极。驱动级104耦合在BOOST(升压)节点和SBUCK(降压)节点之间，并且接收HS输入信号。升压节点耦合到VIN节点，并且晶体管MHS的源极耦合到SBUCK节点。在集成电路部分102外部，电容器CB耦合在BOOST节点和SBUCK节点之间，并且电感器L耦合在SBUCK节点和VOUT节点之间。二极管D1耦合在SBUCK节点和接地之间。电容器COUT和电阻器RLOAD都耦合在VOUT节点与接地之间。
现在参照图2，电路200包括栅极应力测试电路和驱动电路的其它晶体管和门级。驱动级204、二极管D2、栅极应力焊盘206、晶体管MHS和二极管208对应于图1中的类似元件。集成电路部分202包括其它元件，包括用于接收栅极应力测试信号的反相器210、反相器212、或(OR)门214和与(AND)门216。集成电路部分202进一步包括晶体管M1、M2、M3、M4以及并联连接的二极管218、220和222。电阻器R1耦合在晶体管M2的栅极和源极之间。
在图2中，晶体管MHS为高侧NDMOS晶体管，晶体管M1为3.3V PMOS晶体管，晶体管M2为高电压PMOS晶体管，晶体管M3和M4为高电压NMOS晶体管。如前面那样，HS为高侧驱动信号。
在栅极应力测试模式中，栅极应力测试信号为高，并且晶体管M1、M2、M3、M4都截止。在测试模式中执行以下步骤：
第一步骤是预应力泄漏测量。将VIN电压升高直到偏置电路和逻辑可以工作，强制VIN＝SBUCK，强制栅极应力焊盘电压等于VIN+正常VGS，并且测量经过栅极应力焊盘的电流。
第二步骤是对晶体管MHS完全施加应力。针对预定应力持续时间间隔Ts，将栅极应力焊盘电压升高到VIN+应力电压。
第三步骤是执行新的泄漏测量。将栅极应力焊盘电压降低到VIN+正常VGS，并测量经过栅极应力焊盘的电流。
第四步骤是将非零增量(delta)泄漏作为可能的栅极故障的指示。
作为一个例子，晶体管氧化物厚度等于7nm，正常VGS等于3.3V，正常应力电压为6V，正常应力持续时间间隔Ts在50ms和250ms之间。
期望一种用于降压型调节器的高侧驱动器，在没有测试焊盘的情况下，它将消耗较少管芯(die)面积并且具有易于在分隔式(split)功率MOS应用中使用的驱动级设计。
发明内容
根据本发明，一种高侧驱动电路，包括：驱动级，具有输入、输出、第一功率端子和第二功率端子；高侧功率MOS晶体管，具有第一功率端子、第二功率端子以及耦合到驱动级的输出的控制端子；以及开关，耦合在驱动级的第二功率端子与晶体管的第二功率端子之间。二极管耦合在驱动级的第一功率端子与电压源之间。开关由栅极应力控制信号控制。
在正常操作模式中，开关断开。在测试模式中，开关闭合。在测试模式中，执行在驱动级的第一功率端子处的第一泄漏电流测量，对功率MOS晶体管施加应力，然后在驱动级的第一功率端子处执行第二泄漏电流测量。
在分隔式功率MOS实施例中，可以使用多个驱动电路和MOS功率晶体管。除了第一驱动电路之外，附加驱动电路包括输入延迟电路。在驱动电路的第二功率端子与所有MOS功率晶体管的第二功率端子之间仅需要一个开关。
附图说明
图1是根据现有技术的具有自举升压和栅极应力焊盘的降压型调节器的简化示意图；
图2是图1所示降压型调节器的集成电路部分的更具体示意图，包括根据现有技术的栅极应力测试电路的晶体管和逻辑门实现方案；
图3是根据本发明的用于在降压型转换器中使用的高侧驱动电路的简化示意图，但不具有现有技术中示出的栅极应力焊盘；
图4是图3所示电路的更具体示意图，包括根据本发明的电阻器、晶体管和逻辑门实现方案；
图5是具有根据现有技术的分隔式高侧NDMOS晶体管实现方案的栅极应力测试电路的示意图；以及
图6是针对根据本发明的三路分隔式功率晶体管实现方案的本发明实施例的示意图。
具体实施方式
根据本发明的实施例，具有相应测试电路300的高侧驱动电路在图3中示出。与之前一样，电路300包括与集成电路部分302相关联的二极管D2、电压源V1、驱动级304、高侧功率MOS晶体管MHS和二极管308。电路300还包括如所示的BOOST节点、PHASE(相位)节点和SBUCK节点。然而，图3中还示出了插入在SBUCK节点与PHASE(高侧驱动接地)节点之间的开关S1。特别注意的是，栅极应力焊盘被去除。BOOST节点或管脚用于将功率MOS栅极电压和驱动级功率端子电压升高到VIN+应力电压。如图所示，开关S1的控制节点接收栅极应力控制电压信号。
现在参照图4，示出了与图3所示电路300对应的电路400的更具体的晶体管级示意图。晶体管M1、M2、M3、M4和MS1为高电压DMOS晶体管。电路400包括集成电路部分402、驱动级404、反相器405和与非(NAND)门406。晶体管M1包括并联二极管410并耦合到电流源408。晶体管M2包括并联二极管414，并且耦合到电流源412。晶体管M1和M2耦合到包括晶体管M8和M9的P沟道电流镜。BOOST节点通过二极管D2耦合到V1电压源。NPN晶体管M5耦合在晶体管M2的漏极与BOOST节点之间，并由PHASE信号控制。驱动级404耦合在BOOST节点与PHASE节点之间。晶体管M6和M7也耦合在BOOST节点与PHASE节点之间。电阻器R1耦合在节点407与BOOST节点之间。电阻器R2耦合在BOOST节点与PHASE节点之间。齐纳二极管D3耦合在节点409与BOOST节点之间。晶体管M3耦合在节点409和正常VGS应力电压源之间。晶体管M3由反相器416的输出控制，反相器416的输出转而由栅极应力测试信号控制。电阻器R3和R4耦合在BOOST节点与节点409之间。晶体管M4的栅极由电阻器R3和R4的中心抽头控制。晶体管M4包括并联二极管424。晶体管MS1包括并联二极管420以及并联耦合的电阻器R5。通过BOOST节点的电流通过电压源428来测量。电压源430耦合到SBUCK节点和VIN节点。
在正常操作模式中，栅极应力＝“0”，晶体管M3导通，晶体管M4导通，晶体管MS1导通，并且PHASE＝SBUCK。
在应力测试模式中，栅极应力＝“1”，HS＝“0”，并且晶体管M1、M2、M3、M4和MS1截止。由于存在电阻器R1和R2(500kΩ)，所以PHASE＝BOOST，即，高侧驱动器的所有端子都具有相同的电位并变为浮置。
根据本发明的测试步骤为：
1.执行预应力(pre-stress)泄漏测量。升高VIN直到偏置电路和逻辑电路操作为止。强制BOOST＝VIN+正常VGS，测量通过BOOST的预泄漏电流。在理想情况下，该电流为零。
2.对晶体管完全施加应力。强制BOOST＝VIN+应力电压，其中应力电压被施加在高侧NDMOS的栅极与源极/漏极之间。
3.执行新的泄漏测量。降低BOOST＝VIN+正常VGS，并在这时测量经过BOOST的电流，以检查是否存在任何泄漏。如果不存在故障，则泄漏电流应为零。
现在参照图5，示出了使用分隔式高侧驱动器和附带测试电路的现有技术电路500。当使用分隔式高侧NDMOS时，栅极应力焊盘520应通过针对每个沟道插入二极管D4和D6而在不同DMOS晶体管MHS1和MHS2之间共享。因而，电路500包括与高侧晶体管MHS1相关联的第一部分，包括驱动电路504、反相器506、或门508、与门510、晶体管M1、开关S1、晶体管M2、二极管522和二极管524。电路500包括与高侧晶体管MHS2相关联的第二部分，包括驱动电路512、反相器514、或门516、与门518、晶体管M3、开关S2、晶体管M4、二极管526和二极管528。电路500还包括延迟电路502。电路500还包括HS1和栅极应变测试控制信号、BOOST节点、VIN节点和SBUCK节点。
现在参照图6，一种分隔式高侧栅极应力测试电路和驱动电路600不需要任何二极管，消耗较少的管芯面积，并且驱动级的设计比图5所示的现有技术电路500相比更加容易。电路600包括驱动电路602、604和606。这些驱动电路的功率端子耦合在BOOST节点与PHASE节点之间。驱动电路602的输入接收HS1输入信号，驱动电路604接收通过延迟电路608的HS1输入信号，并且驱动电路606接收通过延迟电路610的HS1输入信号。驱动电路602的输出驱动晶体管MHS1的栅极，驱动电路604的输出驱动晶体管MHS2的栅极，并且驱动电路606的输出驱动晶体管MHS3的栅极。晶体管MHS1、MHS2、MHS3的漏极耦合到VIN节点，晶体管MHS1、MHS2、MHS3的源极耦合到SBUCK节点。单个开关S1用于耦合PHASE节点和SBUCK节点。开关S1的操作与之前关于图3所示电路3的操作描述的基本相同，用于与单个晶体管高侧驱动器的实施例一起使用。
尽管在图6中示出三路分隔式，但本领域技术人员将会理解，可以调整电路600来适应特定应用所需的从两个分裂为任何数目的分隔式晶体管的任何高侧驱动器。
根据本发明，提出了改进的栅极应力测试电路的至少一个实施例，该实施例包括在SBUCK节点和驱动级接地(PHASE)之间插入开关。该方法消耗较少的管芯面积并且非常适合于上述的分隔式功率MOS级。
尽管已经参考本发明的特定优选实施例，以可考虑到的细节描述了本发明，但这是出于说明性目的，而不用于限制本发明的范围。使用本发明的教导，其它变型和修改是可能的并且是本领域技术人员可以容易想到的。因此，本发明旨在于涵盖所有这样的修改和变型，而这样的修改和变型应当被解释为落入所附权利要求及其等同方案的范围内。

Claims (20)

1.一种高侧驱动电路，包括：
驱动级，具有输入、输出、第一功率端子以及第二功率端子；
晶体管，具有第一功率端子、第二功率端子以及耦合到所述驱动级的所述输出的控制端子；以及
开关，耦合在所述驱动级的所述第二功率端子与所述晶体管的所述第二功率端子之间。
2.根据权利要求1所述的高侧驱动电路，还包括：耦合在所述驱动级的所述第一功率端子与电压源之间的二极管。
3.根据权利要求1所述的高侧驱动电路，其中所述晶体管包括功率MOS晶体管。
4.根据权利要求1所述的高侧驱动电路，其中所述开关由栅极应力控制信号控制。
5.一种操作驱动电路的方法，包括：
提供驱动级，所述驱动级具有输入、输出、第一功率端子以及第二功率端子；
提供晶体管，所述晶体管具有第一功率端子、第二功率端子以及耦合到所述驱动级的所述输出的控制端子；以及
提供开关，所述开关耦合在所述驱动级的所述第二功率端子与所述晶体管的所述第二功率端子之间。
6.根据权利要求5所述的方法，还包括：在正常操作模式中，断开所述开关。
7.根据权利要求5所述的方法，还包括：在测试模式中，闭合所述开关。
8.根据权利要求7所述的方法，还包括：在所述驱动级的所述第一功率端子处执行第一泄漏电流测量。
9.根据权利要求8所述的方法，还包括：对所述晶体管施加应力。
10.根据权利要求9所述的方法，还包括：在所述驱动级的所述第一功率端子处执行第二泄漏电流测量。
11.根据权利要求5所述的方法，还包括：将二极管耦合在所述驱动级的所述第一功率端子与电压源之间。
12.根据权利要求5所述的方法，其中所述晶体管包括功率MOS晶体管。
13.根据权利要求5所述的方法，其中所述开关由栅极应力控制信号控制。
14.根据权利要求5所述的方法，其中所述晶体管还包括并联耦合的二极管。
15.一种分隔式高侧驱动电路，包括：
升压节点、相位节点、电压输入节点、降压节点以及高侧输入节点；
第一驱动级，具有耦合到所述高侧输入节点的输入、输出、耦合到所述升压节点的第一功率端子以及耦合到所述相位节点的第二功率端子；
第二驱动级，具有通过延迟电路耦合到所述高侧输入节点的输入、输出、耦合到所述升压节点的第一功率端子以及耦合到所述相位节点的第二功率端子；
第一晶体管，具有耦合到所述电压输入节点的第一功率端子、耦合到所述降压节点的第二功率端子以及耦合到所述第一驱动级的所述输出的控制端子；
第二晶体管，具有耦合到所述电压输入节点的第一功率端子、耦合到所述降压节点的第二功率端子以及耦合到所述第二驱动级的所述输出的控制端子；以及
开关，耦合在所述相位节点与所述降压节点之间。
16.根据权利要求15所述的分隔式高侧驱动电路，其中所述第一晶体管和所述第二晶体管包括功率MOS晶体管。
17.根据权利要求15所述的分隔式高侧驱动电路，其中所述开关由栅极应力控制信号控制。
18.一种分隔式高侧驱动电路，包括：
升压节点、相位节点、电压输入节点、降压节点以及高侧输入节点；
第一驱动级，具有耦合到所述高侧输入节点的输入、输出、耦合到所述升压节点的第一功率端子以及耦合到所述相位节点的第二功率端子；
第二驱动级，具有通过延迟电路耦合到所述高侧输入节点的输入、输出、耦合到所述升压节点的第一功率端子以及耦合到所述相位节点的第二功率端子；
第三驱动级，具有通过延迟电路耦合到所述高侧输入节点的输入、输出、耦合到所述升压节点的第一功率端子以及耦合到所述相位节点的第二功率端子；
第一晶体管，具有耦合到所述电压输入节点的第一功率端子、耦合到所述降压节点的第二功率端子以及耦合到所述第一驱动级的所述输出的控制端子；
第二晶体管，具有耦合到所述电压输入节点的第一功率端子、耦合到所述降压节点的第二功率端子以及耦合到所述第二驱动级的所述输出的控制端子；
第三晶体管，具有耦合到所述电压输入节点的第一功率端子、耦合到所述降压节点的第二功率端子以及耦合到所述第三驱动级的所述输出的控制端子；以及
开关，耦合在所述相位节点与所述降压节点之间。
19.根据权利要求18所述的分隔式高侧驱动电路，其中所述第一晶体管、所述第二晶体管和所述第三晶体管包括功率MOS晶体管。
20.根据权利要求18所述的分隔式高侧驱动电路，其中所述开关由栅极应力控制信号控制。
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