CN103176927B - 在两总线间进行序列位址位元转换的装置 - Google Patents

在两总线间进行序列位址位元转换的装置 Download PDF

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Abstract

本发明是提供一便捷的方法将多个快闪记忆装置进行整合以减少成本或增加快闪记忆装置的使用效率，并同时满足系统对快闪记忆装置的需求，其中一解码单元被用以决定所述多个快闪记忆装置中何者将被进行存取动作，且将所接收到的一组序列位元位址转换成另一组序列位元以使所述操作可行。

Description

在两总线间进行序列位址位元转换的装置
技术领域
本发明是关于一嵌入式系统，特别是关于一整合多个记忆装置的嵌入式控制模块，从而使一芯片组易于对所述多个记忆装置进行存取。
背景技术
如图1，一般而言，一系统10包含一芯片组101、一嵌入式控制器103、一第一组记忆装置105以及一第二组记忆装置107。所述芯片组101及所述嵌入式控制器103分别对所述第一组记忆装置105及所述第二组记忆装置107进行存取。通常所述第一组及所述第二组记忆装置均为快闪记忆装置。而一快闪记忆装置通常容量为一百万位元组、二百万位元组、四百万位元组或八百万位元组。举例而言，所述芯片组101需要一个五百万位元组的记忆装置而所述嵌入式控制器103需要一个三百万位元组的记忆装置。为满足此一需求，所述第一组记忆装置105可为单独一个八百万位元组的快闪记忆装置或由一个一百万位元组及一个四百万位元组的快闪记忆装置所组合而成；而所述第二组记忆装置107可为单独一个四百万位元组的快闪记忆体或由一个一百万位元组及一个二百万位元组的快闪记忆装置所组合而成。因此，虽然所述芯片组101及所述嵌入式控制器所需的记忆装置容量仅为八百万位元组，实际上却使用了多于八百万位元组的记忆装置，此一状况不仅提高成本，也占用了额外的实体空间。
另一种状况则是，一快闪记忆装置的价格并非正比于其容量；使用一较大的记忆装置反而不如使用两个较小的记忆装置来的节省成本。
因此，必须由一方案使任意组合、分享快闪记忆装置成为可能，从而降低系统的成本。
发明内容
本发明是用以提供一方案使多个快闪记忆装置可轻易组合以降低一系统的总成本或增加使用所述等快闪记忆体的使用效率得以提高。
本发明是公开一用以对记忆装置进行存取的装置，其中对每个记忆装置进行存取均使用序列位址位元，所述装置包括:一第一总线用以传输一第一多个序列位址位元，其中所述第一多个序列位址位元的是用以存取一第一记忆装置；一第二记忆装置；一第三记忆装置；一解码单元，其用以决定所述第一多个序列位址位元所指向的位址是第二记忆装置或第三记忆装置，其中所述第一多个序列位址位元是被转换成一第二多个序列位址位元以对所指向的记忆装置进行存取。在一实施方法中，所述第一记忆装置其容量为八百万位元组；所述第二记忆装置其容量为四百位元组；所述第三记忆装置其容量为四百位元组。
在一实施方法中，一芯片组控制器是被连接至前述装置的所述第一总线，其中所述第一总线包含一第一脉冲、一第一序列输入端、一第一序列输出端及一第一芯片选择端(Chipselect)以对所述第一记忆装置进行存取；且上述装置中的解码单元是在一嵌入式控制器中，其中所述嵌入式控制器是被连接至所述第一总线，且分别经由一第二总线及一第三总线连接至所述第二记忆装置及所述第三记忆装置，其中一读/写指令被所述嵌入式控制器中的所述解码单元重导向至所述第二或所述第三记忆装置。
在本发明的一实施方法中，所述第二总线包含一第一脉冲端、一第一序列输入端、一第一序列输出端及一第二芯片选择端用以对所述第二记忆装置进行存取；以及所述第三总线以所述第一脉冲端、所述第一序列输入端、所述第一序列输出端及一第三芯片选择端对所述第三记忆装置进行存取，其中若所述第一芯片选择端被设定为动作且指向所述第二位址范围，则所述第二芯片选择端被设定为动作；且若所述第一芯片选择端被设定为动作且指向所述第三位址范围，则所述第三芯片选择端被设定为动作。
在本发明的一实施方法中，一芯片组控制器是经由一共用总线连接至一多个快闪记忆装置，所述共用总线包含一选择信号用以选择所述多个快闪记忆装置中的每一个；且当所述芯片组控制器将其每一输出端设定为三态(tri-state)以与所述共用总线隔离时，所述嵌入式控制器可经由所述共用总线对所述第一多个记忆装置进行存取。因此，所述嵌入式控制器得轻易对每一快闪记忆装置进行程序化的操作。此外，所述嵌入式控制器亦可另外单独连接至一第二多个快闪记忆装置。
在本发明的一实施方法中，一系统包含一芯片组、一嵌入式控制器、一第一记忆装置以及一第二记忆装置。所述芯片组连接至所述嵌入式控制器。而所述第一及所述第二记忆装置亦连接至所述嵌入式控制器。所述嵌入式控制器对所述二个记忆装置进行重分配，使所述第一记忆装置的全部及所述第二记忆装置的一部分可被所述芯片组所存取，而所述第二记忆装置的其他部分则被分配给所述嵌入式记忆装置。
从以下对某些具体实施例的解说及其相应的图示，将可轻易了解本发明其他目标、技术内容、技术特征及优点。
附图说明
图1是一通用系统的架构图；
图2是用以说明本发明中的一嵌入式控制器如何动作；
图3是用以描述如何应用本发明进行一读/写操作；
图4A～图4C是本发明的一较佳实施例；
图5A及图5B是用以描述一第一种位址位元重分配的方法及其流程；以及
图6A及图6B是用以描述一第二种位址位元重分配的方法及其流程。
附图标记说明：
10-周长线长模型的线长估计结果。
具体实施方式
本发明详述如下。所述的例是用以呈现最佳实施例而非用以限缩本发明的范畴。
相较于嵌入式系统的现有结构，本发明揭露一嵌入式控制器，其可管理一个或多个记忆模块，从而使一芯片组及所述嵌入式控制器得以分享一组记忆模块。
在本发明的一实施方式中，请参见图2，一嵌入式控制器20与一第一快闪记忆装置21及一第二快闪记忆装置22相连接。所述嵌入式控制器20包含一第一总线201、一解码单元203、一第二总线205用以连接至所述第一快闪记忆装置21，以及一第三总线207用以连接至所述第二快闪记忆装置22。所述第一总线201是用以接收一串列位址位元。当所述第一总线201接收一串列位址位元后，所述解码单元203根据所接收知所述串列位址位元决定所述第一快闪记忆装置21及所述第二快闪记忆装置22中何者是与所述串列位址位元相关，同时将所述串列位址位元转换成一对应串列位址位元以便对所述第一或第二快闪记忆装置进行正确的存取动作。亦即，所述嵌入式控制器20是经由所述第二总线205或所述第三总线207将所述对应串列位址位元传送给相关的快闪记忆装置。
欲了解读取/写入动作如何以本发明具以实施，请参见图3，其中一系统30包含一芯片组31、一嵌入式控制器32、一第一记忆装置33以及一第二记忆装置34。进行写入动作时，所述芯片组31将一写入指令、一欲写入的数据以及一欲写入的位址传送给所述嵌入式控制器32。所述嵌入式控制器32将所述位址解码成为一对应的记忆装置编号及一在所述对应的记忆装置中的对应位址。举例而言，所述欲写入的位址被解码后，对应的记忆装置为所述第一记忆装置33以及所述第一记忆装置中的一第一位址，而后所述嵌入式控制器32将所述写入指令、所述欲写入的数据以及所述第一位址传送给所述第一记忆装置33。
进行读取动作时，所述芯片组31将一读取指令以及一欲读取的位址传送给所述嵌入式控制器32。所述嵌入式控制器32将所述位址解码成为一对应的记忆装置编号及一在所述对应的记忆装置中的对应位址。举例而言，所述欲读取的位址被解码后，对应的记忆装置为所述第二记忆装置34以及所述第二记忆装置中的一第二位址，而后所述嵌入式控制器32将所述读取指令以及所述第二位址传送给所述第二记忆装置34。之后，所述第二记忆装置34将所述装置中第二位址的数据，经由所述嵌入式控制器32传送给所述芯片组31。
请参见图4A，其是本发明的一实施方式，一系统40其中包含一芯片组401、一嵌入式控制器403、一第一快闪记忆装置405以及一第二快闪记忆装置407。所述芯片组401包含有一第一脉冲口4011、一第一主入从出口(MISO)4013、一第一主出从入口(MOSI)4015、一第一芯片选择口4017以及一第二芯片选择口4019。所述嵌入式控制器403其包含一第二脉冲口4031、一第二主入从出口(MISO)4033、一第二主出从入口(MOSI)4037以及一第三芯片选择口4035。
嗣后请参见图4B，当所述芯片组401作为一主装置对所述第一记忆装置405或所述嵌入式控制器进行存取时，所述嵌入式控制器403则将设定成相对于所述芯片组401作为一从装置。然而，所述嵌入式控制器403相对于所述第二记忆装置407仍为一主装置。而当所述芯片组401不再对任何装置进行存取时，如同图4C，则所述芯片组将其所有的输出/输入口(亦即4011至4019)设为三态(tri-state)。在此一状况下，所述嵌入式控制器403得以对所述第一记忆装置405及/或所述第二记忆装置进行程序化。
图5A是用以解释本发明中用以转换一位址位元的第一方法。一映射函数501是储存于一嵌入式控制器或其所拥有的记忆装置内。当所述嵌入式控制器接收到一第一组序列位址位元502时，所述嵌入式控制器根据所述第一组序列位址位元502以及所述映射函数501产生一组新位址资讯503。其流程如同图5B所示，首先，如步骤511所示，提供一映射函数。再来，接收一第一组序列位址位元，如步骤512所示。在步骤513中，根据所述第一组序列位址位元以及所述映射函数，产生一第二位址资讯。所述第二位址资讯是包括一装置编号用以代表一欲存取的记忆装置以及一在所述记忆装置中相对应的序列位址位元。
图6A是用以解释本发明中用以转换一位址位元的第二方法。一检查表(LUT,look-uptable)601是储存于一嵌入式控制器或其所拥有的记忆装置内。当所述嵌入式控制器接收到一第一组序列位址位元602时，所述嵌入式控制器根据所述第一组序列位址位元502以及所述检查表601产生一组新位址资讯603。其流程如同图6B所示，首先，如步骤611所示，提供一检查表。再来，接收一第一组序列位址位元，如步骤612所示。在步骤613中，根据所述第一组序列位址位元以及所述检查表，产生一第二位址资讯。所述第二位址资讯是包括一装置编号用以代表一欲存取的记忆装置以及一在所述记忆装置中相对应的序列位址位元。
在本发明的一实施方式中，举例而言，用以存取一8百万位元组容量快闪记忆装置的一第一多个序列位址位元可被转换成一第二多个序列位址位元以对两个4百万位元容量的快闪记忆装置进行存取，其中所述第一多个序列位址位元的长度较所述第二多个序列位址位元的长度多一位元。因此，一嵌入式控制器得通过仅仅将所述第一多个序列位址位元中的最高效位元(MSB)删除而产生所述第二多个序列位址位元。此时，所述第一多个序列位址位元中的最高效位元可被用以决定对两个4百万位元容量的快闪记忆中何者进行存取。
本发明的最佳实施例详述如上。然而此实施例非用以限制本发明，显而易见地，在不脱离本发明的精神与范围内，任何熟习技艺者得以完成许多更动及润饰。本发明的专利保护范围须视本说明书所附的申请专利范围所界定者为准。

Claims (15)

1.一用以对使用序列位址位元的记忆装置进行存取的装置，其特征在于包含：
一第一总线，用以传输一第一多个序列位址位元，其中所述第一多个序列位址位元是指向一第一记忆装置的第一位址范围；
一第二记忆装置；
一第三记忆装置；以及
一解码单元，用以决定所述第一多个序列位址位元是在所述第一位址范围中的一第二位址范围或在所述第一位址范围中的一第三位址范围，其中所述第二位址范围是指向对所述第二记忆装置进行存取；所述第三位址范围是指向对所述第三记忆装置进行存取，其中所述第一多个序列位址位元被转换成一第二多个序列位址位元以对所指向的记忆装置进行存取。
2.根据权利要求1所述的装置，其特征在于，所述第二记忆装置及所述第三记忆装置皆为快闪记忆装置。
3.根据权利要求1所述的装置，其特征在于，所述第二记忆装置是经由一第二总线进行存取，其中所述第二总线是用以将一第二多个序列位址位元传送至所述第二记忆装置；所述第三记忆装置是经由一第三总线进行存取，其中所述第三总线是用以将一第三多个序列位址位元传送至所述第三记忆装置。
4.根据权利要求3所述的装置，其特征在于，所述第二多个序列位址位元及所述第三多个序列位址位元是将所述第一多个序列位址位元中的一最高效位元移除同时保留剩余的位址位元。
5.根据权利要求3所述的装置，其特征在于，所述第二总线包含一第一脉冲端、一第一序列输入端、一第一序列输出端及一第一芯片选择端用以对所述第二记忆装置进行存取；以及所述第三总线以所述第一脉冲端、所述第一序列输入端、所述第一序列输出端及一第二芯片选择端对所述第三记忆装置进行存取，其中所述第二多个序列位址位元及所述第三多个序列位址位元是经由所述第一序列输出端传输；以及当所述第一多个序列位址位元的最高效位元为0时，所述第一芯片选择端被设定为动作，所述第二芯片选择端被设定为不动作；而当所述第一多个序列位址位元的最高效位元为1时，所述第一芯片选择端被设定为不动作，所述第二芯片选择端被设定为动作。
6.根据权利要求4所述的装置，其特征在于，所述第一记忆装置的容量为八百万位元组；所述第二记忆装置的容量为四百万位元组；且所述第三记忆装置的容量为四百万位元组。
7.根据权利要求1所述的装置，其特征在于，进一步包含一芯片组控制器连接至所述第一总线，其中所述第一总线包含一第一脉冲端、一第一序列输入端、一第一序列输出端用以传输一第一多个序列位址位元以及一第一芯片选择端用以对所述第一记忆装置进行存取。
8.根据权利要求7所述的装置，其特征在于，所述解码单元是在一嵌入式控制器中，其中所述嵌入式控制器是连接至所述第一总线，且经由一第二总线及一第三总线分别连接至所述第二记忆装置及所述第三记忆装置。
9.根据权利要求8所述的装置，其特征在于，所述第二总线包含一第一脉冲端、一第一序列输入端、一第一序列输出端及一第二芯片选择端用以对所述第二记忆装置进行存取；以及所述第三总线以所述第一脉冲端、所述第一序列输入端、所述第一序列输出端及一第三芯片选择端对所述第三记忆装置进行存取，其中若所述第一芯片选择端被设定为动作且指向所述第二位址范围，则所述第二芯片选择端被设定为动作；且若所述第一芯片选择端被设定为动作且指向所述第三位址范围，则所述第三芯片选择端被设定为动作。
10.根据权利要求9所述的装置，其特征在于，进一步包含第四记忆装置连接至所述芯片组控制器的所述第一脉冲端、所述第一序列输入端、所述第一序列输出端及一第四芯片选择端以对所述第四记忆装置进行存取。
11.根据权利要求10所述的装置，其特征在于，所述嵌入式控制器对所述第二、第三、第四记忆装置进行程序化动作。
12.根据权利要求10所述的装置，其特征在于，所述嵌入式控制器对所述第二、第三、第四记忆装置进行存取。
13.根据权利要求10所述的装置，其特征在于，所述芯片组控制器对所述第二、第三、第四记忆装置进行存取。
14.一用以对多个记忆装置进行存取的系统，所述多个记忆装置中的每一个是以序列位址位元进行存取，其特征在于，所述系统包括：
一芯片组；
一嵌入式控制器；
一第一总线，连接所述芯片组及所述嵌入式控制器，用以传输一第一多个序列位址位元其可对一第一记忆装置的一第一位址范围进行存取；
一第二记忆装置，经由一第二总线连接至所述嵌入式控制器；以及
一第三记忆装置，经由一第三总线连接至所述嵌入式控制器，其中所述嵌入式控制器决定所述第一多个序列位址位元是指向所述第一位址范围中的一第二位址范围或指向所述第一位址范围中的一第三位址范围，其中所述第二位址范围是被指向于对所述第二记忆装置；所述第三位址范围是被指向于对所述第三记忆装置，其中所述第一多个序列位址位元被转换为一第二多个序列位址位元以对所述被指向的记忆装置进行存取。
15.一用以对多个记忆装置进行存取的系统，所述多个记忆装置中的每一个是以序列位址位元进行存取，其特征在于，所述系统包括：
一芯片组；
一嵌入式控制器；
一第一总线，连接所述芯片组及所述嵌入式控制器，用以传输一第一多个序列位址位元其可对一第一记忆装置的一第一位址范围进行存取；
一第二记忆装置，经由所述第一总线连接至所述芯片组；以及
一第三记忆装置，经由一第二总线连接至所述嵌入式控制器，其中所述嵌入式控制器决定所述第一多个序列位址位元是指向所述第一位址范围中的一第二位址范围或指向所述第一位址范围中的一第三位址范围，其中所述第二位址范围是被指向于对所述第二记忆装置；所述第三位址范围是被指向于对所述第三记忆装置，其中所述第一多个序列位址位元被转换为一第二多个序列位址位元以对所述被指向的记忆装置进行存取。
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