CN103164386A - 大规模集成电路可重构处理器阵列的同步性能优化的方法 - Google Patents

Abstract

本发明属于高性能计算领域，涉及包含故障处理单元的大规模集成电路二维网状处理器阵列的重构问题，以及重构后的同步问题。采用同步性能优化算法包括以下步骤：(1)对目标阵列中处理单元行与行之间的间隔从上往下进行编号为1，2，…，n-1，其中，n为目标阵列的总行数；(2)首先是扫描目标阵列，标记出所有的长连接，并确定每个长连接的活动范围，用集合表示；这里将长连接看作斜边，其活动范围是指在相同的逻辑列上能够上下平行连续移动的范围；(3)其次采用同步性能优化算法中求交运算对所有集合进行运算，使集合合并到交集中；(4)最后是根据求交运算的结果来移动斜边，有交集说明斜边能够移动到相同的行间隔上，据此来移动斜边。

Description

大规模集成电路可重构处理器阵列的同步性能优化的方法

技术领域

本发明属于高性能计算领域，具体涉及包含故障处理单元的大规模集成电路二维网状处理器阵列的重构问题，以及重构后的同步问题。

背景技术

二维网状超大规模集成电路(VLSI)重构问题的目标是在含有故障处理器的VLSI阵中，一定的限制条件(如内部连接机制等)下，尽可能利用其中的无故障元素重构得到新的无故障VLSI阵列。针对此问题的重构算法研究已经相当广泛(冗余重构方法和降阶重构方法)和深入。

目前该领域主要是偏向容错及重构算法的研究：对于包含故障处理单元的VLSI处理器阵列，构造相应的算法，以更多的利用没有故障的处理单元构造出最大的处理器阵列，使该包含故障的VLSI处理器阵列能够正常使用。如文献1：《一种有效的对于可降解的VLSI/WSI阵列的重构算法》(“An Efficient Reconfiguration Algorithmfor Degradable VLSI/WSI Arrays”)，作者：C.P.Low，期刊《IEEE Trans.Computers》，vol.49，no.6，第553-559页，6月2000年。文献2：《加速可降解的VLSI阵列的重构》(“Accelerating reconfiguration of degradable VLSI arrays”)作者Wu Jigang和T.Srikanthan，发表在期刊《IEE Proceedings，Circuits，Devices &Systems》上，vol.153，no，4，第383-389页，8月2006年。相关文献等提出了相关算法，对阵列进行重构。其主要是侧重重构的研究，目前行业中还没有出现对构造后的阵列进行同步性能研究的文献。同步的概念是首次被提出，即采取相应的策略，对经过重构以后的处理器阵列进行同步性能优化，以减少整个阵列的通讯延时，提高处理速度。

发明内容

本发明要解决的技术问题是：

针对行业内对处理器阵列同步性能研究的空白，本发明的目的是减少重构后目标阵列的延时，提高阵列的同步性能。

对于生产出的VLSI/WSI芯片，原始处理器阵列称为主阵列，用H表示。阵列中的每个处理器也被称作单元或元素，用e表示。主阵列中包含正常工作的处理单元和故障单元。由主阵列的正常单元重组得到的子阵列被称为目标阵列或者逻辑阵列，用T表示。主阵列中的行(列)被称为物理行(物理列)，目标阵列中的行(列)称为逻辑行(逻辑列)。N表示主阵列中故障元素的数量。

本文沿用前述相关文献中提出的假设：芯片内部连接线路，控制器和开关都不会出现故障，发生故障的只有处理器。

本文中，采用与相关文献中相同的VLSI体系结构模型。内部结构如图1所示。图中(a)为基于4口开关联接的4×4规模的处理器阵列，方块代表处理器或者处理单元。圆圈代表连接相邻处理器之间的开关，其结构和功能是同等的，均为4口的开关，空心方块表示无故障的处理器，实心方块表示有故障的处理器，图中(b)为阵列内部开关状态，处理器和开关之间的连线为VLSI内部链接通道/导线。

如图2所示，阵列中两个处理器之间的连接方式根据使用的开关数目分为两类，第一类如b，c，d等，只使用了一个开关，我们称为“短连接”，定义其连接长度为一个单位；另一类如a，e，i等链接，使用两个开关，称为“长连接”，长度为两个单位。

本文研究的目标如下：

首先看同步和延时的概念：

使用VLSI处理器阵列进行并行处理时，位于同一行的处理器需要保持高度同步。如图2所示，原始物理阵列是一个5×5的阵列，其内部结构与图1所示相同，其中随机分布着故障处理单元(黑色实心方框)，图中由列选路的相关重构算法得到了包含三个逻辑列的目标阵列。这里为了突出显示，省略了部分处理单元之间的导线。图中，第五行的处理器可以认为能够同步接收到第四行处理器传来的信息，因为各逻辑列中可用处理器之间的连接都是短连接。但其他如第一行与第二行之间，由于长连接a的存在，造成目标阵列中信息由第一行传递到第二行时不同步，这两行之间的信息延迟必须按照长连接计算，这样就存在一个延时。第二行与第三行，第三行与第四行由于分别存在长连接e和i，信息传递也不能同步，分别存在一个延时。这样从上往下整个目标阵列的延时为3。

定义1：目标阵列中相邻两行处理单元之间存在一个以上长连接，则这两行处理单元并行传递信息时，通信时间要按长连接计算，时间开销明显大于短连接，则该两行之间通信延时记为1。若这两行之间都是短连接，则延时记为0。整个阵列的总延时是各行之间延时之和。

定义2：对于一个给定大小的目标阵列，通过调整各(阵列中)长连接的位置，以减少整个阵列从上到下的通讯延时，这个过程称为阵列的同步性能优化。

如图3所示：是经过同步性能优化后的目标阵列。通过调整目标阵列中长连接a，i的位置，使长连接分布在同一行中，这样，目标阵列的延时变成了1。为了最小化整个阵列从上到下的通讯延迟，调整各长连接(斜边)的位置是必要的。

本发明的技术方案是：

本发明主要是使用相应的算法，来解决目标阵列的同步性能优化。

在我们的同步算法中，实现减少延时的主要方法是调整目标阵列长链接的位置，使尽可能多的长链接分布在尽可能少的行间隔中，算法中(1)对目标阵列中处理单元行与行之间的间隔从上往下进行编号为1，2，…，n-1(n为目标阵列的总行数)。

(2)首先是扫描目标阵列，标记出所有的长连接，并确定每个长连接的活动范围，用集合表示；这里将长链接看做斜边，其活动范围是指在相同的逻辑列上能够上下平行连续移动的范围，例如图2中，斜边a移动后变到图3中的a’，则其范围为{2，3}(范围集合中的元素即为斜边可以位于的行间隔号)。

(3)其次是对所有集合进行求交运算，使尽可能多的集合合并到尽可能少的交集。

(4)最后是根据求交运算的结果来移动斜边，有交集说明斜边能够移动到相同的行间隔上，据此来移动斜边。

不难看出，同步性能优化算法具有平方阶的时间复杂度。算法的描述如下：

1.Procedure SYN_OPT(n，m，H，T)；

/*原始阵列为H，对目标阵列T进行同步性能优化，T是n×n的规模，含有m个长连接，T(i，j)表示阵列中位于第i行，第j列的处理单元*/

2.Begin

3.for i：＝0 down to n do

4.for j：＝0 down to n do

扫描目标阵列T(i，j)，对每个长链接，以行为序从上到下进行编号为a₁，a₂，a₃，…a_m-1，并记录该长链接当前的位置信息(如可以标记该长链接连接的两个处理单元的行号i和列号j)。

5.endfor；

6.endfor；

7.for i：＝0 down tom-1 do

计算长连接a₁，a₂，a₃，…，a_m-1的活动范围，用集合存储每个斜边可以位于的所有行间隔的编号。此处每个斜边对应一个集合，如斜边a_i对应的集合为{a，b，c，…，}，其中a，b，c，…，为a_i活动范围中包含的所有行间隔

8.endfor；

9.for i：＝0 down tom-1 do

对所有a_i：{a，b，c，…，}进行求交运算。

10.endfor；

11.for i：＝0 down tom-1 do

根据求交运算的结果来移动斜边a_i，此处要对比斜边当前位置和求交后的位置，若不同，则要移动斜边到求交后的位置，若相同，则不需要移动。

12.endfor；

13.end.

附图说明

图1(a)为VLSI阵列结构模型基于4口开关联接的4×4规模的处理器阵列。

图1(b)为VLSI阵列结构模型的阵列内部开关状态。

图2为调整前的目标阵列。

图3为调整后的目标阵列。

具体实施方式

下面结合实施例进一步描述本发明。本发明的范围不受这些实施例的限制，本发明的范围在权利要求书中提出。

(1)对包含故障单元的处理器阵列进行数字化处理，故障处理单元的电压信号为0，非故障处理单元的电压信号为非0值，据此可将原始的物理阵列抽象成0-1阵列。

(2)用相关技术对抽象出的物理阵列进行重新构造，这里已经有很多技术解决这一重构问题，主要是使用相关研究中提出的算法。例如用GCR算法、LDP算法等，通过尽可能多的使用物理阵列中的无故障处理单元来构建阶数变小的目标阵列(因为是在原包含故障单元的物理阵列中尽可能多的利用剩余的无故障的处理单元重构得到的目标阵列，因此规模要比原来小)。

(3)对构造好的目标阵列利用我们的同步性能优化算法进行同步性能优化。提高阵列的同步性能。此步是要先用编程语言实现我们的算法的功能并生成软件，然后利用该软件实现此步所要完成的功能。具体如下：

1.Procedure SYN_OPT(n，m，H，T)；

/*原始阵列为H，对目标阵列T进行同步性能优化，T是n×n的规模，含有m个长连接，T(i，j)表示阵列中位于第i行，第j列的处理单元*/

2.Begin

3.for i：＝0 down to n do

4.for j：＝0 down to n do

扫描目标阵列T(i，j)，对每个长链接，以行为序从上到下进行编号为a₁，a₂，a₃，…a_m-1，并记录该长链接当前的位置信息(如可以标记该长链接连接的两个处理单元的行号i和列号j)。

5.endfor；

6.endfor；

7.for i：＝0 down tom-1 do

计算长连接a₁，a₂，a₃，…，a_m-1的活动范围，用集合存储每个斜边可以位于的所有行间隔的编号。此处每个斜边对应一个集合，如斜边a_i对应的集合为{a，b，c，…，}，其中a，b，c，…，为a_i活动范围中包含的所有行间隔

8.endfor；

9.for i：＝0 down tom-1 do

对所有a_i：{a，b，c，…，}进行求交运算。

10.endfor；

11.for i：＝0 down tom-1 do

根据求交运算的结果来移动斜边a_i，此处要对比斜边当前位置和求交后的位置，若不同，则要移动斜边到求交后的位置，若相同，则不需要移动。

12.endfor；

13.end.

(4)根据经过处理后的目标阵列的状态来改变物理阵列的状态，由数字信号变换到模拟信号。

Claims (5)

1.一种大规模集成电路可重构处理器阵列的同步性能优化的方法，其特征在于，采用同步性能优化算法包括以下步骤：

(1)对目标阵列中处理单元行与行之间的间隔从上往下进行编号为1，2，…，n-1，其中，n为目标阵列的总行数；

(2)首先是扫描目标阵列，标记出所有的长连接，并确定每个长连接的活动范围，用集合表示；这里将长连接看作斜边，其活动范围是指在相同的逻辑列上能够上下平行连续移动的范围；

(3)其次采用同步性能优化算法中求交运算对所有集合进行运算，使集合合并到交集中；

(4)最后是根据求交运算的结果来移动斜边，有交集说明斜边能够移动到相同的行间隔上，据此来移动斜边。

2.根据权利要求1所述的大规模集成电路可重构处理器阵列的同步性能优化的方法，其特征在于，所述的同步性能优化算法具有平方阶的时间复杂度。

3.根据权利要求1所述的大规模集成电路可重构处理器阵列的同步性能优化的方法，其特征在于，所述的同步性能优化算法步骤如下为：

1).设定函数Procedure SYN_OPT(n，m，H，T)；其中：原始阵列为H，对目标阵列T进行同步性能优化，T是n×n的规模，含有m个长连接，T(i，j)表示阵列中位于第i行，第j列的处理单元；

2).进入第一循环，设i：＝0到n，j：＝0到n，扫描目标阵列T(i，j)，对每个长链接，以行为序从上到下进行编号为a1，a2，a3，…am-1，并记录该长链接当前的位置信息，可标记该长链接连接的两个处理单元的行号i和列号j；

3).第一循环结束；

4).进入第二循环：设i：＝0到m-1，计算长连接a₁，a₂，a₃，…，a_m-1的活动范围，用集合存储每个斜边可以位于的所有行间隔的编号；此处每个斜边对应一个集合，斜边a_i对应的集合为{a，b，c，…，}，其中a，b，c，…，为a_i活动范围中包含的所有行间隔；

5).第二循环结束；

6).进入第三循环：设i：＝0到m-1，对所有ai：{a，b，c，…，}进行求交运算；

7).第三循环结束；

8).进入第四循环：设i：＝0到m-1，根据求交运算的结果来移动斜边ai，此处要对比斜边当前位置和求交后的位置，若不同，则要移动斜边到求交后的位置，若相同，则不需要移动；

9).第四循环结束；

10).函数Procedure SYN_OPT(n，m，H，T)运行完毕。

4.根据权利要求1所述的大规模集成电路可重构处理器阵列的同步性能优化的方法，其特征在于，所述的使集合合并到交集中是指将尽可能多的集合合并到尽可能少的交集中。

5.根据权利要求1所述的大规模集成电路可重构处理器阵列的同步性能优化的方法，其特征在于，所述的阵列的同步性能优化是指对于一个给定大小的目标阵列，通过调整各阵列中长连接的位置，以减少整个阵列从上到下的通讯延时的过程。

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