CN103155419A - 解码装置及解码方法 - Google Patents

解码装置及解码方法 Download PDF

Info

Publication number
CN103155419A
CN103155419A CN2011800472473A CN201180047247A CN103155419A CN 103155419 A CN103155419 A CN 103155419A CN 2011800472473 A CN2011800472473 A CN 2011800472473A CN 201180047247 A CN201180047247 A CN 201180047247A CN 103155419 A CN103155419 A CN 103155419A
Authority
CN
China
Prior art keywords
advance
value
ratio
decoding
variable node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011800472473A
Other languages
English (en)
Inventor
速水淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JVCKenwood Corp
Original Assignee
JVCKenwood Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JVCKenwood Corp filed Critical JVCKenwood Corp
Publication of CN103155419A publication Critical patent/CN103155419A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1117—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule
    • H03M13/112—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule with correction functions for the min-sum rule, e.g. using an offset or a scaling factor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H03M13/3715—Adaptation to the number of estimated errors or to the channel state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes

Abstract

数据存储部(44)输入被LDPC编码的数据。min-sum处理部(46)通过对所输入的数据执行min-sum算法，而交替执行校验节点处理和变量节点处理，所述校验节点处理基于事前值比来更新外部值比，所述变量节点处理基于外部值比来更新事前值比。控制部(42)根据在变量节点处理中所更新的事前值比的大小，调节在校验节点处理中更新外部值比时应使用的归一化常数的大小。

Description

解码装置及解码方法
技术领域
本发明涉及解码技术，特别是涉及对基于LDPC被编码的数据进行解码的解码装置及解码方法。
背景技术
近年来，作为在低S/N的传输路径中也具有高效的错误纠正能力的错误纠正码，LDPC(Low Density Parity Check Code，低密度奇偶校验码)受到瞩目，被应用于多个领域。LDPC中，在发送侧通过基于稀疏校验矩阵生成的编码矩阵，对数据进行编码。在此，稀疏校验矩阵是指元素由1或0组成、且1的个数较少的矩阵。另一方面，在接收侧基于校验矩阵进行数据的解码和奇偶性校验。特别是，利用BP(BeliefPropagation，置信传播)法等进行反复解码从而提高解码性能。
在该解码中，反复执行在校验矩阵的行方向进行解码的校验节点处理和在列方向进行解码的变量节点处理。作为校验节点处理之一，已知利用Gallager(加拉格)函数、双曲线函数的sum-product(和积)解码。sum-product解码中，将从传输路径噪声的分散值求出的通信路径值作为事前值(prior value)来使用。将sum-product解码简化的解码方法为min-sum(最小和)解码。min-sum解码不使用复杂的函数，能够仅通过比较运算、和运算等简单的处理进行校验节点处理。进一步，min-sum解码不需要通信路径值，因而因处理的简化、高速化而被广泛应用。为了削减min-sum解码的电路规模，提出使用校验矩阵的各行的事前值比(prior value ratio)的最小值和次小值(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：JP特开2010-28408号公报
发明内容
发明要解决的课题
min-sum解码比sum-product解码易于实现。另一方面，min-sum解码的解码特性一般具有比sum-product解码差的倾向。因此，希望在抑制min-sum解码的电路规模增加的同时，提高解码特性。
本发明鉴于上述状况，其目的在于提供一种提高min-sum解码的解码特性的技术。
用于解决课题的手段
为了解决上述课题，本发明的一种方式的解码装置具备：输入部，输入被编码的数据；解码部，通过对在输入部所输入的数据执行最小和算法，而交替执行校验节点处理和变量节点处理，所述校验节点处理基于事前值比来更新外部值比，所述变量节点处理基于外部值比来更新事前值比；以及控制部，根据在解码部的变量节点处理中所更新的事前值比的大小，调节在校验节点处理中更新外部值比时应使用的归一化常数的大小。
根据该方式，由于根据事前值比的大小调节归一化常数的大小，因而通过使用反映事前值比的概率的归一化常数，能够提高解码特性。
控制部优选在事前值比的大小越大时，使归一化常数越大。此时，事前值比的概率越大，更新外部值比时的事前值比的影响就越大，因而能够提高解码特性。
控制部优选具备：存储部，存储多个归一化常数；和选择部，基于在解码部的变量节点处理中所更新的事前值比的大小，选择存储部所存储的多个归一化常数中的任意一个。此时，由于选择所存储的多个归一化常数中的任意一个，因而能够抑制处理的复杂化。
本发明的其他方式为解码方法。该方法具备如下步骤：输入被编码的数据的步骤；通过对所输入的数据执行最小和算法而交替执行校验节点处理和变量节点处理的步骤，所述校验节点处理基于事前值比来更新外部值比，所述变量节点处理基于外部值比来更新事前值比；以及调节步骤，根据在变量节点处理中所更新的事前值比的大小，调节在校验节点处理中更新外部值比时应使用的归一化常数的大小。
调节步骤优选在事前值比的大小越大时，使归一化常数越大。
调节步骤优选基于在变量节点处理中所更新的事前值比的大小，选择存储器所存储的多个归一化常数中的任意一个。
此外，上述结构要素的任意组合、本发明的表述在方法、装置、系统、记录介质、计算机程序等之间的转换，也作为本发明的方式而有效。
发明效果
根据本发明，能够提高最小和解码的解码特性。
附图说明
图1是表示本发明的实施例的通信系统的结构的图。
图2是表示在图1的LDPC编码部所使用的校验矩阵的图。
图3是表示图1的解码部的结构的图。
图4是表示示意地表示图3的解码部的动作的Tanner(泰纳)图的图。
图5是表示图3的解码部的外部值比的更新的概要的图。
图6是表示图3的解码部的事前值比的更新的概要的图。
图7是表示图1的接收装置的BER特性的图。
图8是表示图3的解码部的解码顺序的流程图。
具体实施方式
在具体说明本发明之前，首先陈述其概要。本发明的实施例涉及通信系统，所述通信系统包括：执行LDPC编码的发送装置；和接收装置，基于校验矩阵对在发送装置所编码的数据(以下称为“编码数据”)反复执行解码。特别是，接收装置执行min-sum算法。如上所述，min-sum算法能够通过简便的处理实现，但解码特性容易变差。为了在抑制处理量的增加的同时改善解码特性，本实施例的通信系统、特别是接收装置如下构成。
min-sum算法通过反复执行校验节点处理和变量节点处理，提高解码的精度。校验节点处理在使用归一化常数的同时，基于事前值比更新外部值比(extrinsic value ratio)。本实施例的接收装置基于事前值比的大小，决定归一化常数。此时，预先存储多个归一化常数，选择其中任意一个。另外，接收装置使用所决定的归一化常数执行校验节点处理。
图1表示本发明的实施例的通信系统100的结构。通信系统100包括发送装置10、接收装置12。发送装置10包括信息数据生成部20、LDPC编码部22、调制部24。接收装置12包括解调部26、解码部28、信息数据输出部30。
信息数据生成部20获取应发送的数据，并生成信息数据。此外，也可以将获取的数据直接作为信息数据。信息数据生成部20将信息数据输出到LDPC编码部22。LDPC编码部22从信息数据生成部20输入信息数据。LDPC编码部22将基于LDPC中的校验矩阵的奇偶性(以下称为“LDPC奇偶性”)附加到信息数据中。附加了LDPC奇偶性的信息数据相当于上述编码数据。LDPC编码部22将编码数据输出到调制部24。图2表示在LDPC编码部22所使用的校验矩阵。校验矩阵Hmn为m行n列的矩阵。在此，为了使说明明确，而使校验矩阵Hmn为4行8列，但并不限定于此。返回图1。
调制部24从LDPC编码部22输入编码数据。调制部24对编码数据进行调制。作为调制方式，使用PSK(Phase Shift Keying，相移键控)，FSK(Frequency Shift Keying，频移键控)等。调制部24作为调制信号而发送调制后的编码数据。解调部26从调制部24经由通信路径、例如无线传输路径接收调制信号。解调部26对调制信号进行解调。解调使用公知的技术即可，因而在此省略其说明。解调部26将解调结果(以下称为“解调数据”)输出到解码部28。
解码部28输入来自解调部26的解调数据。解码部28对解调数据反复执行基于LDCP中的校验矩阵的解码处理。作为解码处理，例如执行min-sum算法。min-sum算法按照如下顺序执行。
1.初始化：初始化事前值比，设定最大解码反复次数。
2.校验节点处理：对校验矩阵的行方向更新外部值比。
3.变量节点处理：对校验矩阵的列方向更新事前值比。
4.计算暂时推断语(一時推定語/temporary estimated word)。
省略这些顺序的详细说明，在后述的校验节点处理中，使用归一化常数。解码部28基于在变量节点处理中所更新的事前值比决定归一化常数，详情将后述。解码部28将解码结果(以下称为“解码数据”)输出到信息数据输出部30。信息数据输出部30输入来自解码部28的解码数据。信息数据输出部30基于解码数据生成信息数据。此外，也可以将解码数据直接作为信息数据。信息数据输出部30包括外码解码部，例如可解码CRC(Cyclic Redundancy Check，循环冗余校验)等外码。
该结构在硬件上能够通过任意计算机的CPU、存储器、其他LSI(大规模集成电路)来实现，在软件上能够通过加载到存储器的程序等来实现，在此描述通过它们的协作而实现的功能块。然而，本领域技术人员应该理解这些功能块能够通过硬件、软件、或其组合而以多种形式来实现。
图3表示解码部28的结构。解码部28包括帧构成部40、控制部42、数据存储部44、min-sum处理部46及解码结果运算部48。另外，控制部42包括检测部50、选择部52及归一化常数存储部54，min-sum处理部46包括校验节点处理部56、变量节点处理部58。
帧构成部40输入来自未图示的解调部26的解调数据。解调数据可以说是经由通信路径被LDPC编码的数据。帧构成部40检测解调数据所含的帧同步信号。帧构成部40基于帧同步信号，确定利用解调数据形成的帧的单位。例如，在帧的开头部分配置有帧同步信号、且帧的期间为固定长度时，帧构成部40在检测到帧同步信号后将固定长度的期间确定为帧。此外，LDPC编码的单位可以为帧。帧构成部40将以帧为单位汇集的解调数据存储于数据存储部44。数据存储部44以帧为单位暂时存储解调信号。
min-sum处理部46输入来自数据存储部44的解调数据，并且输入来自选择部52的归一化常数。min-sum处理部46使用归一化常数，对解调数据执行min-sum算法。在min-sum算法中，交替执行校验节点处理部56和变量节点处理部58。图4表示示意地表示解码部28的动作的Tanner图。Tanner图中，从b1到b8称为变量节点，从c1到c4称为校验节点。在此，设变量节点的个数为n，bn为第n个变量节点。另外，设校验节点的个数为m，cm为第m个校验节点。变量节点b1到b8连接有图3的数据存储部44所储存的数据y1到y8。返回图3。
校验节点处理部56输入来自选择部52的归一化常数，并且在反复解码的最初将事前值比β初始化。在此，直接使用数据存储部44所存储的解调数据。然后，校验节点处理部56求出事前值比的绝对值的最小值min|βmn'|。校验节点处理部56在与校验节点相连的变量节点之间更新从cm到bm的外部值比αmn。αmn的计算对于满足校验矩阵Hmn=1的所有的组(m，n)，如下进行。
αmn=a(Πsign(βmn'))·min|βmn'|…(1)
在此，n'为A(m)\n：A(m)表示与校验节点m连接的变量节点集合，\n表示不包含n的差集合。另外，sign表示signature(签名)函数，min|βmn'|表示绝对值的最小值选择。在此，a为归一化常数。图5表示解码部28的外部值比的更新的概要。外部值比α11从β11'导出。即，校验节点处理部56基于事前值比更新外部值比。返回图3。事前值比的绝对值的最小值min|βmn'|的导出在每次反复时被执行。
变量节点处理部58根据αmn在与变量节点相连的校验节点之间更新从bn到cn的事前值比βmn。βmn的计算对于满足校验矩阵Hmn=1的所有的组(m，n)，如下进行。
βmn=Σαm'n+λn…(2)
在此，λn等于输入数据yn。输入数据yn相当于来自解调部26的解调数据。另外，m'为B(n)\m：B(n)表示与变量节点n连接的校验节点集合，\m表示不包含m的差集合。图6表示解码部28的事前值比的更新的概要。事前值比β11从α1'1导出。即，变量节点处理部58基于外部值比来更新事前值比。返回图3。
检测部50从校验节点处理部56输入用于进行校验节点处理的事前值比的绝对值的最小值min|βmn'|。该值可以说是在变量节点处理部58所更新的事前值比的大小。检测部50从一次校验节点处理所使用的多个事前值比的绝对值的最小值min|βmn'|中选择一个最小值。检测部50将所选择的绝对值的最小值输出到选择部52。归一化常数存储部54存储多个归一化常数。在此，作为两个归一化常数而存储第1归一化常数和第2归一化常数。例如，第1归一化常数为“0.65”，第2归一化常数为“0.72”。即，第2归一化常数大于第1归一化常数。
选择部52输入来自检测部50的绝对值的最小值。选择部52将绝对值的最小值与阈值进行比较，基于比较结果，选择归一化常数存储部54所存储的多个归一化常数中的任意一个。例如，阈值为“0.5”。具体说明，选择部52在绝对值的最小值比0.5小时，选择第1归一化常数，在绝对值的最小值为0.5以上时，选择第2归一化常数。因此，事前值比的绝对值的大小越大，归一化常数越大。
事前值比的绝对值的大小反映事前值比的概率。另一方面，如式(1)所示，归一化常数相当于更新外部值比时的事前值比的影响程度。在事前值比的概率较高的情况下，更新外部值比时的事前值比的影响较大，在事前值比的概率较低的情况下，更新外部值比时的事前值比的影响较小。其结果，外部值比的更新精度提高，从而解码特性提高。
选择部52将所选择的归一化常数输出到校验节点处理部56。所选择的归一化常数用于在校验节点处理部56进行外部值比α的更新。如此，控制部42根据在变量节点处理部58所更新的事前值比的大小，调节在校验节点处理部56更新外部值比时应使用的归一化常数的大小。
解码结果运算部48在反复进行预定次数的在校验节点处理部56进行的处理和在变量节点处理部58进行的处理后，计算暂时推断语。此外，解码结果运算部48在反复进行预定次数之前，若奇偶性校验的结果正确，则也可以计算暂时推断语。解码结果运算部48可以将暂时推断语作为解码结果输出。
图7表示接收装置12的BER特性。图7中，横轴为传输路径的S/N的相对值，纵轴表示误码率。另外，菱形的记号相当于使归一化常数固定为0.72而执行校验节点处理的情况，方形的记号相当于如图3的解码部28那样，切换为第1归一化常数或第2归一化常数而执行校验节点处理的情况。切换归一化常数的情况与使归一化常数固定的情况相比，无论附加噪声的大小如何均可提高解码特性。
说明基于上述结构的通信系统100的动作。图8是表示解码部28的解码顺序的流程图。校验节点处理部56初始化事前值比β(S10)。校验节点处理部56导出min|βmn'|(S12)。选择部52在min|βmn'|比阈值0.5小时(S14的“是”)，作为归一化常数a而选择第1归一化常数0.65(S16)。另一方面，选择部52在min|βmn'|不比阈值0.5小时(S14的“否”)，作为归一化常数a而选择第2归一化常数0.72(S18)。校验节点处理部56使用归一化常数a更新外部值比αmn(S20)。变量节点处理部58使用外部值比αmn更新事前值比βmn(S22)。若反复解码未结束(S24的“否”)，则返回步骤12。若反复解码结束(S24的“是”)，则结束处理。
根据本发明的实施例，由于根据事前值比的大小调节归一化常数的大小，因而在更新外部值比时，能够使用反映事前值比的概率的归一化常数。另外，由于使用反映事前值比的概率的归一化常数，因而能够提高解码特性。另外，由于事前值比的大小越大，则归一化常数越大，因而事前值比的概率越大，则能够使更新外部值比时的事前值比的影响越大。另外，由于事前值比的大小越小，则归一化常数越小，因而事前值比的概率越小，则能够使更新外部值比时的事前值比的影响越小。另外，由于选择存储的多个归一化常数中的任意一个，因而能够抑制处理的复杂化。另外，由于用于选择归一化常数的最小值已经在校验节点处理中被导出，因而能够减少新处理的追加。
以上，基于实施例说明了本发明。该实施例是例示，其各构成要素、各处理过程的组合可以有各种变形例，另外本领域技术人员应理解那样的变形例也属于本发明的范围。
本发明的实施例中，以通信系统100是无线通信系统作为前提，因而发送装置10及接收装置12包含于无线通信装置。但并不限定于此，例如也可以以通信系统100是有线通信系统作为前提。此时，发送装置10及接收装置12包含于有线通信装置。根据本变形例，本发明可应用于各种装置。
本发明的实施例中，使存储于归一化常数存储部54、且在选择部52作为选择对象的归一化常数的个数为2。但并不限定于此，例如归一化常数的个数也可以为3以上。此时，在选择部52也规定与归一化常数的个数对应的个数的阈值。根据本变形例，能够细致地设定归一化常数。
本发明的实施例中，发送装置10执行LDPC编码。但并不限定于此，例如即使是LDPC编码以外的编码，发送装置10也可以执行解码时能够执行sum-product算法的编码。根据本变形例，本发明可应用于各种编码。
符号说明
10发送装置
12接收装置
20信息数据生成部
22LDPC编码部
24调制部
26解调部
28解码部
30信息数据输出部
40帧构成部
42控制部
44数据存储部
46min-sum处理部
48解码结果运算部
50检测部
52选择部
54归一化常数存储部
56校验节点处理部
58变量节点处理部
100通信系统
产业利用性
根据本发明，能够提高min-sum解码的解码特性。

Claims (6)

1.一种解码装置，其特征在于，具备：
输入部，输入被编码的数据；
解码部，通过对在上述输入部所输入的数据执行最小和算法，而交替执行校验节点处理和变量节点处理，所述校验节点处理基于事前值比来更新外部值比，所述变量节点处理基于外部值比来更新事前值比；以及
控制部，根据在上述解码部的变量节点处理中所更新的事前值比的大小，调节在校验节点处理中更新外部值比时应使用的归一化常数的大小。
2.根据权利要求1所述的解码装置，其特征在于，
上述控制部在事前值比的大小越大时，使归一化常数越大。
3.根据权利要求1或2所述的解码装置，其特征在于，
上述控制部具备：
存储部，存储多个归一化常数；和
选择部，基于在上述解码部的变量节点处理中所更新的事前值比的大小，选择上述存储部所存储的多个归一化常数中的任意一个。
4.一种解码方法，其特征在于，具备如下步骤：
输入被编码的数据的步骤；
通过对所输入的数据执行最小和算法而交替执行校验节点处理和变量节点处理的步骤，所述校验节点处理基于事前值比来更新外部值比，所述变量节点处理基于外部值比来更新事前值比；以及
调节步骤，根据在变量节点处理中所更新的事前值比的大小，调节在校验节点处理中更新外部值比时应使用的归一化常数的大小。
5.根据权利要求4所述的解码方法，其特征在于，
上述调节步骤在事前值比的大小越大时，使归一化常数越大。
6.根据权利要求4或5所述的解码方法，其特征在于，
上述调节步骤基于在变量节点处理中所更新的事前值比的大小，选择存储器所存储的多个归一化常数中的任意一个。
CN2011800472473A 2010-09-30 2011-09-20 解码装置及解码方法 Pending CN103155419A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010-222985 2010-09-30
JP2010222985A JP2012080283A (ja) 2010-09-30 2010-09-30 復号装置および復号方法
PCT/JP2011/005290 WO2012042786A1 (ja) 2010-09-30 2011-09-20 復号装置および復号方法

Publications (1)

Publication Number Publication Date
CN103155419A true CN103155419A (zh) 2013-06-12

Family

ID=45892279

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011800472473A Pending CN103155419A (zh) 2010-09-30 2011-09-20 解码装置及解码方法

Country Status (4)

Country Link
US (1) US20130268821A1 (zh)
JP (1) JP2012080283A (zh)
CN (1) CN103155419A (zh)
WO (1) WO2012042786A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5365601B2 (ja) * 2010-09-30 2013-12-11 株式会社Ｊｖｃケンウッド 復号装置および復号方法
US9391647B2 (en) * 2014-07-18 2016-07-12 Storart Technology Co., Ltd. Decoder and decoding method thereof for min-sum algorithm low density parity-check code

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359606A (en) * 1992-02-12 1994-10-25 Storage Technology Corporation Data quality analysis in a data signal processing channel
CN1277494A (zh) * 1999-06-11 2000-12-20 阿尔卡塔尔公司 卫星应用中使用乘积码对信元进行编码的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3891186B2 (ja) * 2004-03-22 2007-03-14 住友電気工業株式会社 復号装置および前処理装置
JP4320418B2 (ja) * 2005-09-26 2009-08-26 日本電気株式会社 復号装置および受信装置
US20070245217A1 (en) * 2006-03-28 2007-10-18 Stmicroelectronics S.R.L. Low-density parity check decoding
KR20090064268A (ko) * 2007-12-15 2009-06-18 한국전자통신연구원 가변 보정값을 이용한 복호화 장치 및 그 방법
US8677227B2 (en) * 2010-08-25 2014-03-18 Royal Institution for the Advancement of Learning / McGill University Method and system for decoding
JP5365601B2 (ja) * 2010-09-30 2013-12-11 株式会社Ｊｖｃケンウッド 復号装置および復号方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359606A (en) * 1992-02-12 1994-10-25 Storage Technology Corporation Data quality analysis in a data signal processing channel
CN1277494A (zh) * 1999-06-11 2000-12-20 阿尔卡塔尔公司 卫星应用中使用乘积码对信元进行编码的方法

Also Published As

Publication number Publication date
JP2012080283A (ja) 2012-04-19
US20130268821A1 (en) 2013-10-10
WO2012042786A1 (ja) 2012-04-05

Similar Documents

Publication Publication Date Title
CN102611459A (zh) 解码装置以及解码方法
US7845571B2 (en) Data compression
US20110164705A1 (en) Bit mapping scheme for an ldpc coded 32apsk system
US8352827B2 (en) LDPC hard decision decoder for high-speed wireless data communications
US20090292966A1 (en) Method for recovery of lost and/or corrupted data
US10790857B1 (en) Systems and methods for using decoders of different complexity in a hybrid decoder architecture
US20140372826A1 (en) Apparatuses and methods for encoding and decoding of parity check codes
CN105247808A (zh) 使用后期可靠性信息进行解码的系统和方法
CN105471547A (zh) 通信设备及通过其执行的方法
US8910011B2 (en) Method and apparatus for decoding low density parity check code
US11177834B2 (en) Communication method and apparatus using polar codes
CN103125075B (zh) 解码装置及解码方法
CN108092671A (zh) 一种高性能低复杂度的nb－ldpc码译码方法
CN103155419A (zh) 解码装置及解码方法
CN103190079B (zh) 解码装置及解码方法
CN103190080B (zh) 解码装置及解码方法
CN102801432A (zh) 一种多进制ldpc的串行fht-bp译码方法及装置
JP5772622B2 (ja) 復号装置および復号方法
EP1901436A2 (en) Bit mapping scheme for an LDPC coded 16APSK system
JP4766013B2 (ja) 復号器、受信装置及び符号化データの復号方法
US20110173509A1 (en) Bit mapping scheme for an ldpc coded 16apsk system
JP2010200126A (ja) 復号化装置
KR102184824B1 (ko) 길이가 16200이며, 부호율이 2/15인 ldpc 부호화기 및 이를 이용한 ldpc 부호화 방법
JP2013150193A (ja) 復号装置および復号方法
KR20090087385A (ko) 통신 시스템에서 신호 수신 방법 및 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130612