CN103137695A - 半导体存储单元、制造方法及其存储单元阵列 - Google Patents
半导体存储单元、制造方法及其存储单元阵列 Download PDFInfo
- Publication number
- CN103137695A CN103137695A CN2011103974505A CN201110397450A CN103137695A CN 103137695 A CN103137695 A CN 103137695A CN 2011103974505 A CN2011103974505 A CN 2011103974505A CN 201110397450 A CN201110397450 A CN 201110397450A CN 103137695 A CN103137695 A CN 103137695A
- Authority
- CN
- China
- Prior art keywords
- strip
- source
- sealing
- active area
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种半导体存储单元、制造方法及存储阵列，其基于FinFET结构利用形成的十字型栅极、封闭的条状有源区，且栅极通过电荷存储复合层与有源区形成接触巧妙的构造了一种半导体存储单元，其制造方法能与现有工艺相适应，可实现大规模的工业生产，并将该半导体存储单元中，以栅极轴对称的存储位置并联形成存储阵列，实现了每个半导体存储单元的2-bit存储，进而不需要为源漏极另设焊盘，缩小了存储单元的体积。
Description
技术领域
本发明涉及半导体存储器领域，尤其涉及一种半导体存储单元、制作方法及其存储单元阵列。
背景技术
随着半导体技术的发展，作为其发展标志之一的金属氧化物半导体晶体管(MOSFET)的特征尺寸一直遵循摩尔定律不断缩小。为了适应集成电路小型化和高性能的要求，近些年来，三维集成技术得到广泛重视，以MOS为例，即发展出水平多面栅结构、纵向多面栅结构等三维结构。
三维结构的多面栅MOSFET可根据栅与衬底平行或是垂直的位置关系直观的分为水平多面栅MOSFET(Planar DG)以及纵向多面栅MOSFET。另外，根据电流流向与衬底的关系纵向多面栅MOSFET又分为FinFET(FinField-effecttransistor，鳍式场效晶体管)结构(电流方向平行于衬底)和Sidewall结构(电流方向垂直于衬底)。
作为半导体存储单元基础，三维MOS结构的发展也使得半导体存储单元形成三维结构。如利用FinFET结构，CN1751392A公开了一种鳍式场效应晶体管存储单元、鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元的方法，其将鳍式场效应晶体管为基础的存储单元的电荷存储层配置在栅极区域与该栅极区域上的字线区域间，利用源极侧或漏极侧注入的方式进行对电荷存储层编程，实现了三维结构的半导体存储单元。
再如，Jiunn-Ren Hwang，et al.在其所著20nm Gate Bulk-FinFET SONOSFlash中，提出了另一种利用FinFET结构形成的SONOS半导体存储单元，其存储单元的栅极宽度降到20nm以下。
但是上述的三维FinFET半导体存储单元由于其特征线宽已降到20nm及以下工艺节点，难于大规模生产，且根据上述结构形成的FinFET存储单元其源漏极为了满足在进行存储单元读取时的电流，要在源/漏极处形成用于集成电路互联的焊盘，而焊盘则会影响存储单元的体积与尺寸。
发明内容
本发明提供了一种半导体存储单元及其制造方法，可实现大批量生产工艺，避免现有FinFET存储单元中焊盘影响存储单元的体积与尺寸。
本发明采用的技术手段如下：一种半导体存储单元，其特征在于，包括设置在半导体基底上的STI层，以及设置在所述STI层一个栅极区，所述栅极区由垂直交叉的两条条状栅极构成；
四个源/漏极区，所述每个源/漏极区与其临近的两个源/漏极区分别以所述两条栅极为对称轴呈轴对称分布；
四条条状半导体鳍状物，所述四条条状半导体鳍状物依次连接四个源/漏极区，形成封闭的条状有源区，所述封闭的条状有源区将所述STI层分隔为封闭条状有源区内的STI层部分和封闭条状有源区外的STI层部分，且所述每条条状栅极分别自交叉点向所述封闭的条状有源区外延伸，并通过电荷存储复合层与所述有源区形成接触。
进一步，所述封闭的条状有源区呈正方形。
进一步，所述封闭的条状有源区宽度和厚度均为40nm。
进一步，所述电荷存储复合层包括从所述有源区至栅极区依次设置的隧道氧化物层、氮化物层和阻挡氧化物层。
进一步，所述隧道氧化物层的厚度为3nm，氮化物层的厚度为4nm，阻挡氧化物层的厚度为4nm。
进一步，所述氮化物层的材料为SiN。
进一步，所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、浮栅层和阻挡氧化物层。
本发明还提供了一种半导体存储单元的形成方法，包括：
提供半导体基底，并在所述半导体基底上刻蚀形成封闭的条状半导体鳍状物；
在所述生成有封闭的条状半导体鳍状物的半导体基底上沉积氧化物，并进行化学机械研磨以露出所述封闭的条状半导体鳍状物，以形成STI层，且所述封闭的条状半导体鳍状物将所述STI层分隔为封闭的条状半导体鳍状物内的STI层部分和封闭的条状半导体鳍状物外的STI层部分；
通过干法刻蚀对STI层进行刻蚀，以与所述封闭的条状半导体鳍状物形成台阶；
对所述封闭的条状半导体鳍状物进行离子注入形成封闭的条状有源区；
在所述STI层及所述封闭的条状半导体鳍状物上沉积形成电荷存储复合层；
刻蚀去除所述STI层上的所述电荷存储复合层；
在所述STI层及所述条状半导体鳍状物上电荷存储复合层之上沉积多晶硅，并平坦化；
刻蚀所述多晶硅，以形成包括垂直交叉的两条条状栅极的栅极区，且所述每条条状栅极分别自交叉点向所述封闭的条状有源区外延伸；
在所述封闭的条状半导体鳍状物上分别选取四个离子注入区，所述每个离子注入区与其临近的两个离子注入区分别以所述两条栅极为对称轴呈轴对称分布，对所述四个离子注入区进行离子注入形成源/漏极。
进一步，形成封闭的条状半导体鳍状物的步骤包括：
在半导体基底上生成图案化的第一光刻胶，所述图案化的第一光刻胶掩膜具有封闭的条状形状；
以所述图案化的第一光刻胶作为掩膜对半导体基底进行干法刻蚀；
去除所述图案化的光刻胶。
进一步，所述封闭的条状半导体鳍状物为正方形。
进一步，所述台阶宽度和厚度均为40nm。
进一步，所述电荷存储复合层包括从所述有源区至栅极区依次设置的隧道氧化物层、氮化物层和阻挡氧化物层。
进一步，所述隧道氧化物层的厚度为3nm，氮化物层的厚度为4nm，阻挡氧化物层的厚度为4nm。
进一步，利用低压化学汽相沉积SiN形成所述氮化物层。
进一步，所述刻蚀所述多晶硅，形成包括垂直交叉的两条条状栅极的栅极区包括：
在所述平坦化的多晶硅上形成图案化的第二光刻胶，所述图案化的第二光刻胶为垂直交叉的两条状光刻胶，且每条光刻胶分别自交叉点向所述封闭的条状有源区外延伸；
以所述图案化的第二光刻胶为掩膜干法刻蚀所述平坦化的多晶硅。
进一步，在形成栅极区后，在形成源/漏极之前，还包括：
在所述每个离子注入区通过离子注入形成轻掺杂源/漏区；
利用离子注入在所述每个离子注入区形成袋形离子注入区；
快速热退火。
进一步，所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、浮栅层和阻挡氧化物层。
本发明还提供了一种半导体存储单元阵列，包括多个成横纵阵列排布的半导体存储单元、多个位线及多个字线，其特征在于，所述半导体存储单元包括设置在半导体基底上的STI层，以及设置在所述STI层一个栅极区，所述栅极区由垂直交叉的第一、第二两条条状栅极构成；
四个源/漏极区，所述每个源/漏极区与其临近的两个源/漏极区分别以所述两条栅极为对称轴呈轴对称分布，且第一源/漏极区与第二源/漏极区以所述第一栅极呈轴对称设置，第二源/漏极区与第三源/漏极区以所述第二栅极呈轴对称设置，第三源/漏极区与第四源/漏极区以所述第一栅极呈轴对称设置；
四条条状半导体鳍状物，所述四条条状半导体鳍状物依次连接四个源/漏极区，形成封闭的条状有源区，所述封闭的条状有源区将所述STI层分隔为封闭条状有源区内的STI层部分和封闭条状有源区外的STI层部分，且所述每条条状栅极分别自交叉点向所述封闭的条状有源区外延伸，并通过电荷存储复合层与所述有源区形成接触；
每纵列所述存储单元的第一栅极形成一条字线，每横列所述存储单元的第二栅极形成一条字线；
每横列所述存储单元的第一和第二源/漏极区形成一条位线，第三和第四源/漏极区形成一条位线；
每纵列所述存储单元的第一和第四源/漏极区形成一条位线，第二和第三源/漏极区形成一条位线。
本发明通过结构上的改变，实现了一种崭新结构的半导体存储单元中，其制造方法能与现有工艺相适应，可实现大规模的工业生产，并且，利用上述设置的半导体存储单元阵列，不需要为源漏极另设焊盘即可满足读取电流的要求，缩小了存储单元的体积。
附图说明
图1a、1b为本发明存储单元结构示意图；
图2为本发明存储单元制造方法流程图；
图3a～3c为本发明存储单元制造流程结构示意图；
图4为本发明存储单元列阵示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
本发明提供了一种半导体存储单元，如图1a和图1b所示，包括设置在半导体基底1上的STI层2a、2b，以及设置在STI层2a、2b上一个栅极区，栅极区由垂直交叉的两条条状栅极G1、G2构成；
四个源/漏极区S/D1～S/D4中的每个源/漏极区与其临近的两个源/漏极区分别以两条栅极G1、G2为对称轴呈轴对称分布，具体的第一源/漏极区S/D1与第二源/漏极区S/D2以第一栅极G1呈轴对称设置，第二源/漏极区S/D2与第三源/漏极区S/D3以第二栅极G2呈轴对称设置，第三源/漏极区S/D3与第四源/漏极区S/D4以第一栅极G1呈轴对称设置。
四条条状半导体鳍状物AA1～AA4依次连接四个源/漏极区，形成封闭的条状有源区，封闭的条状有源区将STI层分隔为封闭条状有源区内的STI层部分2b和封闭条状有源区外的STI层部分2a，且每条条状栅极分别自交叉点向封闭的条状有源区外延伸，并通过电荷存储复合层与有源区形成接触。
图1b为图1a沿BB’方向的截面图，栅极G1通过电荷存储复合层6与有源区形成接触，电荷存储复合层6包括隧道氧化物层3、氮化物层4和阻挡氧化层5组成，这样一来，每一个栅极与有源区的接触都可以形成一个典型的SONOS存储单元。
需要说明的是，本领域技术人员可明显得知，当电荷存储复合层包括隧道氧化物层、浮栅层和阻挡氧化物层时，本发明所提供的结构同样可以实现浮栅结构的存储单元。
作为本发明的一种实施例，本发明提供的结构中，封闭的条状有源区呈正方形，四个源/漏极区位于该正方形封闭的条状有源区的四个顶角处，作为优选的封闭的条状有源区宽度和厚度均为40nm，隧道氧化物层的厚度为3nm，氮化物层的厚度为4nm，阻挡氧化物层的厚度为4nm，氮化物的材料为SiN。
本发明还提供了一种半导体存储单元的形成方法，如图2所示，包括：
提供半导体基底，并在半导体基底上刻蚀形成封闭的条状半导体鳍状物；
在生成有封闭的条状半导体鳍状物的半导体基底上沉积氧化物，并进行化学机械研磨以露出封闭的条状半导体鳍状物，以形成STI层，且封闭的条状半导体鳍状物将STI层分隔为封闭的条状半导体鳍状物内的STI层部分和封闭的条状半导体鳍状物外的STI层部分；
通过干法刻蚀对STI层进行刻蚀，以与封闭的条状半导体鳍状物形成台阶；
对封闭的条状半导体鳍状物进行离子注入形成封闭的条状有源区；
在STI层及封闭的条状半导体鳍状物上沉积形成电荷存储复合层；
刻蚀去除STI层上的电荷存储复合层；
在STI层及条状半导体鳍状物上电荷存储复合层之上沉积多晶硅，并平坦化；
刻蚀多晶硅，以形成包括垂直交叉的两条条状栅极的栅极区，且每条条状栅极分别自交叉点向封闭的条状有源区外延伸；
在封闭的条状半导体鳍状物上分别选取四个离子注入区，每个离子注入区与其临近的两个离子注入区分别以两条栅极为对称轴呈轴对称分布，对四个离子注入区进行离子注入形成源/漏极。
图3a～图3c为本发明制造方法的较佳实施例，是以具体说明本发明方法流程。
如图3a所示，提供半导体基底1，在半导体基底上生成图案化的第一光刻胶(未示出)，图案化的第一光刻胶掩膜具有封闭的条状正方形形状；以图案化的第一光刻胶作为掩膜对半导体基底1进行干法刻蚀；去除图案化的光刻胶，在半导体基底上刻蚀形成封闭的条状半导体鳍状物AA。
在生成有封闭的条状半导体鳍状物的半导体基底上沉积氧化物，并进行化学机械研磨以露出封闭的条状半导体鳍状物，以形成STI层，且封闭的条状半导体鳍状物将STI层分隔为封闭的条状半导体鳍状物内的STI层部分2b和封闭的条状半导体鳍状物外的STI层部分2a，如图3b所示；
参照图3c，接着，通过干法刻蚀对STI层进行刻蚀，使STI层内外部分凹陷，以与封闭的条状半导体鳍状物形成台阶C，台阶宽度和厚度优选均为40nm；
对封闭的条状半导体鳍状物进行离子注入形成封闭的条状有源区AA；
在STI层及封闭的条状半导体鳍状物上依次沉积形成电荷存储复合层，电荷存储复合层包括隧道氧化物层3、氮化物层4和阻挡氧化物层5，其中，作为优选的，隧道氧化物层的厚度为3nm，氮化物层的厚度为4nm，阻挡氧化物层的厚度为4nm，氮化物层优选利用低压化学汽相沉积SiN形成；
刻蚀去除STI层上的电荷存储复合层；
在STI层及所述条状半导体鳍状物上电荷存储复合层之上沉积多晶硅，并平坦化；
在平坦化的多晶硅上形成图案化的第二光刻胶(未示出)，图案化的第二光刻胶为垂直交叉的两条状光刻胶，且每条光刻胶分别自交叉点向封闭的条状有源区外延伸；以图案化的第二光刻胶为掩膜干法刻蚀平坦化的多晶硅刻蚀多晶硅，以形成包括垂直交叉的两条条状栅极的栅极区，且每条条状栅极分别自交叉点向封闭的条状有源区外延伸；图3c示出了栅极G2与有源区的一个接触部分。
在封闭的条状半导体鳍状物上分别选取四个离子注入区，每个离子注入区与其临近的两个离子注入区分别以两条栅极为对称轴呈轴对称分布，且在每个离子注入区通过离子注入形成轻掺杂源/漏区；利用离子注入在每个离子注入区形成袋形离子注入区；快速热退火；对四个离子注入区进行离子注入形成源/漏极。
由此，形成了如图1a所示的半导体存储单元，作为本发明提供的新结构半导体存储单元可实现4-bit存储，且其完全可由现有的工艺进行制造。
本发明还提供了一种上述半导体存储单元阵列，如图4所示，包括多个成横纵阵列排布的2-bit半导体存储单元、多个位线及多个字线，如图4所示的2×2列阵，每个2-bit半导体存储单元包括由垂直交叉的第一、第二两条条状栅极G1、G2构成的栅极区；
四个源/漏极区S/D1～S/D4中每个源/漏极区与其临近的两个源/漏极区分别以两条栅极为对称轴呈轴对称分布，且第一源/漏极区S/D1与第二源/漏极区S/D2以第一栅极G1呈轴对称设置，第二源/漏极区S/D2与第三源/漏极区S/D3以第二栅极G2呈轴对称设置，第三源/漏极区S/D3与第四源/漏极区S/D4以第一栅极G1呈轴对称设置；
每纵列存储单元的第一栅极形成一条字线，如w1、w3，每横列存储单元的第二栅极形成一条字线，如w2、w4；
每横列存储单元的第一、第二源/漏极区和第三、第四源/漏极区并联形成一条位线，如b1、b3；
每纵列存储单元的第一、第四源/漏极区形和第二、第三源/漏极区并联形成一条位线，如b2、b4。
对本发明的半导体存储单元进行如此阵列连接，即，并联每个存储单元中的以栅极轴对称的存储位置，可实现每个存储单元的2-bit存储，进而可实现增大读取半导体存储单元电流的目的，避免在源漏极上使用焊盘，减小了存储单元的体积。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (18)
1.一种半导体存储单元，其特征在于，包括设置在半导体基底上的STI层，以及设置在所述STI层一个栅极区，所述栅极区由垂直交叉的两条条状栅极构成；
四个源/漏极区，所述每个源/漏极区与其临近的两个源/漏极区分别以所述两条栅极为对称轴呈轴对称分布；
四条条状半导体鳍状物，所述四条条状半导体鳍状物依次连接四个源/漏极区，形成封闭的条状有源区，所述封闭的条状有源区将所述STI层分隔为封闭条状有源区内的STI层部分和封闭条状有源区外的STI层部分，且所述每条条状栅极分别自交叉点向所述封闭的条状有源区外延伸，并通过电荷存储复合层与所述有源区形成接触。
2.根据权利要求1所述的半导体存储单元，其特征在于，所述封闭的条状有源区呈正方形。
3.根据权利要求2所述的半导体存储单元，其特征在于，所述封闭的条状有源区宽度和厚度均为40nm。
4.根据权利要求1至3任一项所述的半导体存储单元，其特征在于，所述电荷存储复合层包括从所述有源区至栅极区依次设置的隧道氧化物层、氮化物层和阻挡氧化物层。
5.根据权利要求3所述的半导体存储单元，其特征在于，所述隧道氧化物层的厚度为3nm，氮化物层的厚度为4nm，阻挡氧化物层的厚度为4nm。
6.根据权利要求4所述的半导体存储单元，其特征在于，所述氮化物层的材料为SiN。
7.根据权利要求1至3任一项所述的半导体存储单元，其特征在于，所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、浮栅层和阻挡氧化物层。
8.一种半导体存储单元的形成方法，包括：
提供半导体基底，并在所述半导体基底上刻蚀形成封闭的条状半导体鳍状物；
在所述生成有封闭的条状半导体鳍状物的半导体基底上沉积氧化物，并进行化学机械研磨以露出所述封闭的条状半导体鳍状物，以形成STI层，且所述封闭的条状半导体鳍状物将所述STI层分隔为封闭的条状半导体鳍状物内的STI层部分和封闭的条状半导体鳍状物外的STI层部分；
通过干法刻蚀对STI层进行刻蚀，以与所述封闭的条状半导体鳍状物形成台阶；
对所述封闭的条状半导体鳍状物进行离子注入形成封闭的条状有源区；
在所述STI层及所述封闭的条状半导体鳍状物上沉积形成电荷存储复合层；
刻蚀去除所述STI层上的所述电荷存储复合层；
在所述STI层及所述条状半导体鳍状物上电荷存储复合层之上沉积多晶硅，并平坦化；
刻蚀所述多晶硅，以形成包括垂直交叉的两条条状栅极的栅极区，且所述每条条状栅极分别自交叉点向所述封闭的条状有源区外延伸；
在所述封闭的条状半导体鳍状物上分别选取四个离子注入区，所述每个离子注入区与其临近的两个离子注入区分别以所述两条栅极为对称轴呈轴对称分布，对所述四个离子注入区进行离子注入形成源/漏极。
9.根据权利要求8所述的方法，其特征在于，形成封闭的条状半导体鳍状物的步骤包括：
在半导体基底上生成图案化的第一光刻胶，所述图案化的第一光刻胶掩膜具有封闭的条状形状；
以所述图案化的第一光刻胶作为掩膜对半导体基底进行干法刻蚀；
去除所述图案化的光刻胶。
10.根据权利要求8所述的方法，其特征在于，所述封闭的条状半导体鳍状物为正方形。
11.根据权利要求8至10任一项所述的方法，其特征在于，所述台阶宽度和厚度均为40nm。
12.根据权利要求11所述的方法，其特征在于，所述电荷存储复合层包括从所述有源区至栅极区依次设置的隧道氧化物层、氮化物层和阻挡氧化物层。
13.根据权利要求12所述的方法，其特征在于，所述隧道氧化物层的厚度为3nm，氮化物层的厚度为4nm，阻挡氧化物层的厚度为4nm。
14.根据权利要求12所述的方法，其特征在于，利用低压化学汽相沉积SiN形成所述氮化物层。
15.根据权利要求8所述的方法，其特征在于，所述刻蚀所述多晶硅，形成包括垂直交叉的两条条状栅极的栅极区包括：
在所述平坦化的多晶硅上形成图案化的第二光刻胶，所述图案化的第二光刻胶为垂直交叉的两条状光刻胶，且每条光刻胶分别自交叉点向所述封闭的条状有源区外延伸；
以所述图案化的第二光刻胶为掩膜干法刻蚀所述平坦化的多晶硅。
16.根据权利要求8所述的方法，其特征在于，在形成栅极区后，在形成源/漏极之前，还包括：
在所述每个离子注入区通过离子注入形成轻掺杂源/漏区；
利用离子注入在所述每个离子注入区形成袋形离子注入区；
快速热退火。
17.根据权利要求11所述的方法，其特征在于，所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、浮栅层和阻挡氧化物层。
18.一种半导体存储单元阵列，包括多个成横纵阵列排布的2-bit半导体存储单元、多个位线及多个字线，其特征在于，所述2-bit半导体存储单元包括设置在半导体基底上的STI层，以及设置在所述STI层一个栅极区，所述栅极区由垂直交叉的第一、第二两条条状栅极构成；
四个源/漏极区，所述每个源/漏极区与其临近的两个源/漏极区分别以所述两条栅极为对称轴呈轴对称分布，且第一源/漏极区与第二源/漏极区以所述第一栅极呈轴对称设置，第二源/漏极区与第三源/漏极区以所述第二栅极呈轴对称设置，第三源/漏极区与第四源/漏极区以所述第一栅极呈轴对称设置；
四条条状半导体鳍状物，所述四条条状半导体鳍状物依次连接四个源/漏极区，形成封闭的条状有源区，所述封闭的条状有源区将所述STI层分隔为封闭条状有源区内的STI层部分和封闭条状有源区外的STI层部分，且所述每条条状栅极分别自交叉点向所述封闭的条状有源区外延伸，并通过电荷存储复合层与所述有源区形成接触；
每纵列所述存储单元的第一栅极形成一条字线，每横列所述存储单元的第二栅极形成一条字线；
每横列所述存储单元的第一、第二源/漏极区和第三、第四源/漏极区并联形成一条位线；
每纵列所述存储单元的第一、第四源/漏极区形和第二、第三源/漏极区并联形成一条位线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110397450.5A CN103137695B (zh) | 2011-12-02 | 2011-12-02 | 半导体存储单元及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110397450.5A CN103137695B (zh) | 2011-12-02 | 2011-12-02 | 半导体存储单元及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103137695A true CN103137695A (zh) | 2013-06-05 |
| CN103137695B CN103137695B (zh) | 2015-08-19 |
Family
ID=48497279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110397450.5A Active CN103137695B (zh) | 2011-12-02 | 2011-12-02 | 半导体存储单元及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103137695B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112331579A (zh) * | 2020-11-12 | 2021-02-05 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
| TWI782499B (zh) * | 2020-09-10 | 2022-11-01 | 日商鎧俠股份有限公司 | 半導體裝置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093056A (ja) * | 1996-08-30 | 1998-04-10 | Hyundai Electron Ind Co Ltd | メモリセルアレー |
| CN1497727A (zh) * | 2001-09-25 | 2004-05-19 | ������������ʽ���� | 半导体装置及其制造方法 |
| US20050199913A1 (en) * | 2002-09-05 | 2005-09-15 | Franz Hofmann | Word and bit line arrangement for a FinFET semiconductor memory |
| US20090179250A1 (en) * | 2008-01-14 | 2009-07-16 | Van Der Zanden Koen | Memory Device |
| US20110127530A1 (en) * | 2007-03-05 | 2011-06-02 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device |
| KR20110076619A (ko) * | 2009-12-29 | 2011-07-06 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
-
2011
- 2011-12-02 CN CN201110397450.5A patent/CN103137695B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093056A (ja) * | 1996-08-30 | 1998-04-10 | Hyundai Electron Ind Co Ltd | メモリセルアレー |
| CN1497727A (zh) * | 2001-09-25 | 2004-05-19 | ������������ʽ���� | 半导体装置及其制造方法 |
| US20050199913A1 (en) * | 2002-09-05 | 2005-09-15 | Franz Hofmann | Word and bit line arrangement for a FinFET semiconductor memory |
| US20110127530A1 (en) * | 2007-03-05 | 2011-06-02 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device |
| US20090179250A1 (en) * | 2008-01-14 | 2009-07-16 | Van Der Zanden Koen | Memory Device |
| KR20110076619A (ko) * | 2009-12-29 | 2011-07-06 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI782499B (zh) * | 2020-09-10 | 2022-11-01 | 日商鎧俠股份有限公司 | 半導體裝置 |
| CN112331579A (zh) * | 2020-11-12 | 2021-02-05 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
| CN112331579B (zh) * | 2020-11-12 | 2023-11-24 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103137695B (zh) | 2015-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8039325B2 (en) | Methods of fabricating semiconductor device having capacitorless one-transistor memory cell | |
| US8084316B2 (en) | Method of fabricating single transistor floating-body DRAM devices having vertical channel transistor structures | |
| CN100459161C (zh) | 多栅晶体管及其制造方法 | |
| TWI223871B (en) | Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component | |
| TWI501385B (zh) | 非揮發性記憶單元與其形成方法與半導體元件 | |
| KR101110355B1 (ko) | 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법 | |
| US8928060B2 (en) | Architecture to improve cell size for compact array of split gate flash cell | |
| US8507973B2 (en) | Non-volatile memory device and method for fabricating the same | |
| RU2153210C2 (ru) | Полупроводниковое запоминающее устройство с высокой степенью интеграции и способ изготовления полупроводникового запоминающего устройства | |
| US9064730B2 (en) | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device | |
| US20170110372A1 (en) | Semiconductor device and method of fabricating the same | |
| TW201436224A (zh) | 半導體裝置及其製造方法 | |
| TW202006927A (zh) | 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法 | |
| CN106328654B (zh) | 半导体器件及其形成方法 | |
| TW202008510A (zh) | 分柵式非揮發性記憶體及其製備方法 | |
| US7445973B2 (en) | Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same | |
| JP2005327766A (ja) | フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法 | |
| CN102468268A (zh) | 存储装置及其制造方法 | |
| CN105990428B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN102364675B (zh) | 一种闪速存储器形成方法 | |
| CN103137695B (zh) | 半导体存储单元及其制造方法 | |
| CN101315892A (zh) | 制造自对准鳍状场效应晶体管装置的方法 | |
| US11515197B2 (en) | Semiconductor device and method of forming the semiconductor device | |
| CN103456787A (zh) | 晶体管元件及其制造方法 | |
| US8835898B2 (en) | Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |