CN103106917B - 半导体制造方法 - Google Patents

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Abstract

一种存储器位单元包括：锁存器，与锁存器相连接的写端口，以及与锁存器相连接的读端口。写端口包括：具有第一阈值电压的第一组器件和具有第二阈值电压的第二组器件，第二阈值电压大于第一阈值电压。读端口包括：具有第三阈值电压的第三组器件，第三阈值电压小于第一阈值电压。本发明还提供了一种半导体制造方法。

Description

半导体制造方法
技术领域
本方法涉及半导体存储器。更具体而言，所公开的方法涉及制造半导体存储器的方法。
背景技术
静态随机存取存储器（“SRAM”）包括多个成行成列设置从而形成阵列的单元。传统的SRAM单元包括多个与位线和字线连接的晶体管，位线和字线用于读取一个比特的数据并将一个比特的数据写入存储器单元。随着SRAM单元尺寸的不断减小，通常为了降低器件的功率消耗而降低电源电压VCC。虽然降低电源电压减少了读电流的量，但是却导致漏电流相对于读电流变大了。漏电流相比于读电流增加的情况导致难以准确地从存储器单元读取数据，而且还降低了从位单元读取数据的速度或将数据写入位单元的速度。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种存储器位单元，包括：锁存器；写端口，与所述锁存器相连接，包括具有第一阈值电压的第一组器件，和具有第二阈值电压的第二组器件，所述第二阈值电压大于所述第一阈值电压；以及读端口，与所述锁存器相连接，包括具有第三阈值电压的第三组器件，所述第三阈值电压小于所述第一阈值电压。
在该存储器位单元中，所述第一组器件具有第一栅极长度，所述第二组器件具有第二栅极长度，所述第二栅极长度比所述第一栅极长度长，并且所述第三组器件具有第三栅极长度，所述第三栅极长度比所述第一栅极长度短。
在该存储器位单元中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，并且所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。
在该存储器位单元中，所述第一类型的第一阱具有第一掺杂浓度，所述第一类型的第二阱具有不同于所述第一掺杂浓度的第二掺杂浓度，并且所述第一类型的第三阱具有不同于所述第一掺杂浓度和所述第二掺杂浓度的第三掺杂浓度。
在该存储器位单元中，所述第一类型的第一阱设置为直接邻近所述第二类型的第一阱，并且所述第一类型的第二阱设置在所述第二类型的第一阱和所述第一类型的第三阱之间。
在该存储器位单元中，所述第一组器件、所述第二组器件、和所述第三组器件的栅极电介质厚度相同。
在该存储器位单元中，所述第一类型的第一阱和所述第一类型的第二阱具有第一掺杂浓度，并且所述第一类型的第三阱具有不同于所述第一掺杂浓度的第二掺杂浓度。
在该存储器位单元中，所述第一组器件，所述第二组器件，和所述第三组器件的栅极电介质厚度相同，所述第四组器件的栅极电介质厚度与所述第一组器件、所述第二组器件、和所述第三组器件的栅极电介质厚度不同。
根据本发明的另一方面，提供了一种制造半导体存储器的方法，包括：在半导体衬底中形成存储器位单元的第一组器件，所述第一组器件具有第一阈值电压；在所述半导体衬底中形成所述存储器位单元的第二组器件，所述第二组器件具有大于所述第一阈值电压的第二阈值电压；在所述半导体衬底中形成所述存储器位单元的第三组器件，所述第三组器件具有小于所述第一阈值电压的第三阈值电压；以及在所述半导体衬底中形成所述存储器位单元的第四组器件，所述第四组器件具有第四阈值电压。
在该方法中，形成所述第一组器件包括：掺杂所述半导体衬底，从而产生第一类型的第一阱；形成所述第二组器件包括：掺杂所述半导体衬底，从而产生第一类型的第二阱；形成所述第三组器件包括：掺杂所述半导体衬底，从而产生第一类型的第三阱；形成所述第四组器件包括：掺杂所述半导体衬底，从而产生第二类型的第一阱。
在该方法中，形成所述第一组器件包括：在所述第一类型的第一阱的上方沉积具有第一厚度的栅极电介质；形成所述第二组器件包括：在所述第一类型的第二阱的上方沉积所述具有第一厚度的栅极电介质；形成所述第三组器件包括：在所述第一类型的第三阱的上方沉积所述具有第一厚度的栅极电介质；并且形成所述第四组器件包括：沉积具有第二厚度的栅极电介质，所述第二厚度不同于所述第一厚度。
在该方法中，形成所述第一组器件包括：将设置在所述半导体衬底上方的导电材料图案化，从而提供具有第一长度的栅电极；形成所述第二组器件包括：将所述导电材料图案化，从而提供具有第二长度的栅电极，所述第二长度大于所述第一长度；并且形成所述第三组器件包括：将所述导电材料图案化，从而提供具有第三长度的栅电极，所述第三长度小于所述第一长度。
在该方法中，所述第一组器件和所述第二组器件形成写端口，所述第三组器件形成读端口。
根据本发明的又一方面，提供了一种半导体存储器，包括：多个位单元，布置在多个行和多个列中，所述多个行中的每一行与至少一条字线相关联，并且所述多个列中的每一列与至少一条位线相关联，其中，第一位单元设置在第一行和第一列中，并且包括：包括第一组器件和第二组器件的写端口，所述第一组器件具有第一阈值电压，所述第二组器件具有大于所述第一阈值电压的第二阈值电压；以及包括第三组器件的读端口，所述第三组器件具有小于所述第一阈值电压的第三阈值电压。
在该半导体存储器中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。
在该半导体存储器中，所述第一类型的第一阱设置为直接邻近所述第二类型的第一阱，并且所述第一类型的第二阱设置在所述第二类型的第一阱和所述第一类型的第三阱之间。
在该半导体存储器中，第二位单元设置在所述第一行和第二列中，所述第二位单元包括：包括第五组器件、第六组器件、和第七组器件的写端口，所述第五组器件具有所述第一阈值电压，所述第六组器件具有所述第二阈值电压，所述第五组器件形成在第一类型的第四阱中，所述第六组器件形成在第一类型的第五阱中，所述第七组器件形成在第二类型的第二阱中；以及包括第八组器件的读端口，所述第八组器件具有所述第三阈值电压，所述第八组器件形成在第一类型的第六阱中。
在该半导体存储器中，所述第一类型的第四阱设置为直接邻近所述第二类型的第二阱和所述第一类型的第一阱，所述第一类型的第五阱设置在所述第二类型的第二阱和所述第一类型的第六阱之间。
在该半导体存储器中，所述第一类型的第四阱设置为直接邻近所述第二类型的第二阱，所述第一类型的第五阱设置在所述第二类型的第二阱和所述第一类型的第六阱之间，并且所述第一类型的第六阱设置为直接邻近所述第一类型的第三阱。
在该半导体存储器中，所述第一组器件具有第一栅极长度，所述第二组器件具有长于所述第一栅极长度的第二栅极长度，并且所述第三组器件具有短于所述第一栅极长度的第三长度。
附图说明
图1示出经过改进的半导体存储器的一个实例。
图2示出了根据图1示出的半导体存储器的经过改进的存储器位单元的一个实例。
图3A示出单个图2所示的经过改进的存储器位单元的布局的一个实例。
图3B示出一对直接邻近经过改进的存储器位单元的布局的一个实例。
图4是制造经过改进的半导体存储器的一个实例的流程图。
具体实施方式
以下关于示例性实施例的描述是要结合附图进行阅读的，可以将其当做整个说明书的一部分。
本文中描述的经过改进的半导体存储器的优点是提供泄漏更少的更高运行速度。本文中公开的经过改进的半导体存储器所带来的优点的提供不需要半导体衬底上的额外占用空间（足迹，footprint）。
在一些实施例中，存储器位单元包括锁存器，与该锁存器连接的写端口（writeport），和与该锁存器连接的读端口（readport）。写端口包括具有第一阈值电压的第一组器件和具有第二阈值电压的第二组器件，第二阈值电压大于第一阈值电压。读端口包括具有第三阈值电压的第三组器件，第三阈值电压小于第一阈值电压。
在一些实施例中，一种制造半导体存储器的方法包括：在半导体衬底中形成存储器位单元的第一组器件，其具有第一阈值电压。在半导体衬底中形成存储器位单元的第二组器件，其具有比第一阈值电压大的第二阈值电压。在半导体衬底中形成存储器位单元的第三组器件，其具有比第一阈值电压小的第三阈值电压。在半导体衬底中形成存储器位单元的第四组器件，其具有第四阈值电压。
在一些实施例中，半导体存储器包括布置在多个行和多个列中的多个位单元。该多个行中的每一个都与至少一个字线连接，且该多个列中的每一个都与至少一个位线连接。第一位单元设置在第一行和第一列中。第一位单元包括写端口和读端口。写端口包括具有第一阈值电压的第一组器件和具有第二阈值电压的第二组器件，第二阈值电压大于第一阈值电压。读端口包括具有第三阈值电压的第三组器件，第三阈值电压小于第一阈值电压。
图1示出包括多个位单元102的经过改进的双端口静态随机存取存储器（“SRAM”）阵列100的一个实例。位单元102布置在n个行104和m个列106中。每个位单元102都与在整个存储器阵列水平延伸（即，以x-方向）的写入字线W_WL和读取字线R_WL连接，还与一对互补的写入位线W_BL和W_BLB连接，以及与读取位线R_BL连接。位线W_BL，W_BLB和R_BL中的每一个都在整个存储器阵列上垂直延伸（即，以y-方向）。
如图2（8个晶体管（“8T”）位单元的一个实例）中最清楚示出的，每个位单元包括由一对交叉连接的反相器110，112形成的锁存器108。尽管示出了8T位单元，但是本领域技术人员应该理解，位单元102可以包括其他数量的晶体管，包括但是不限于6T，10T，12T和14T，以列举一些可能的情况。反相器110包括PMOS晶体管114，PMOS晶体管114的源极与高压电源VCC连接，其漏极与节点116连接，节点116是反相器110的输出端。反相器110的NMOS晶体管118的源极与低压电源VSS连接且其漏极与节点116连接。晶体管114和118的栅极在节点120处连接在一起，节点120是反相器110的输入端和反相器112的输出端。反相器112包括PMOS晶体管122，PMOS晶体管122的源极与VCC连接，其栅极与节点116连接，且其漏极与节点120连接。反相器112的NMOS晶体管124的源极与VSS连接，其漏极与节点120连接，且其栅极与节点116连接。
位单元102还包括多个传输晶体管126,128和130。在一些实施例中，晶体管126,128和130是NMOS晶体管，但是本领域技术人员可以理解晶体管126,128和130可以实现为PMOS晶体管。晶体管126的栅极在节点132处与写入字线W_WL连接，其源极与节点116连接，且其漏极在节点134处与写入位线W_BLB连接。晶体管128的栅极在节点136处与写入字线W_WL连接，其源极与节点120连接，且其漏极在节点138处与写入位线W_BL连接。晶体管130的源极与下拉晶体管140连接，其漏极在节点142处与读取位线R_BL连接，其栅极在节点144处与读取字线R_WL连接。晶体管140的源极与VSS连接，其漏极与传输晶体管130连接，且其栅极与节点116连接。
通过优化高速运行和减少泄漏的工艺形成位单元102的晶体管。例如，晶体管118和126的阈值电压小于晶体管124和128和阈值电压，却大于晶体管130和140的阈值电压。如以下描述的，以使晶体管具有三个不同的阈值电压的方式制造位单元102的优点是降低泄漏的同时提供更高的运行速度。具体而言，以高于读端口的阈值电压实现形成位单元的写端口的器件，从而提供经过改进的单元稳定性。形成读端口的器件中的较低阈值电压有利地为经过改进的读取速度提供更高的驱动电流。本领域技术人员可以理解的是：位单元102的晶体管可以是MOSFET，FinFET，绝缘体上硅（“SOI”）晶体管，SOIFinFET，及其组合。
图3A是单个位单元102的经过改进的布局的一个实例。位单元102的外围102a示出为横跨三个p-阱146,148和150以及n-阱152延伸的虚线。P-阱146和148以及n-阱152界定写端口区域154，其具有第一半边156和第二半边158。如上所述，位于写端口区域154的第一半边156中的器件（例如NMOSFET晶体管118和126）具有比形成在写端口区域154的第二半边158中的器件（例如NMOSFET晶体管124和128）小的第一阈值电压电平。P-阱150界定读端口区域160，其中传输晶体管130和下拉晶体管140以其相应的阈值电压低于形成在写端口区域154中的晶体管的阈值电压的方式形成。
在一些实施例中，通过在写端口154的第二半边158中提供栅极长度比写端口154的第一半边156中的器件的栅极长度长的器件来产生不同的阈值电压，写端口154的第一半边156中的器件的栅极长度比读端口160中的器件的栅极长度长。例如，在32nm和28nm技术中，晶体管的栅极长度通常在30nm和40nm之间。形成栅极长度为35±2nm的晶体管118，栅极长度为40±2nm的晶体管124，以及栅极长度为30±2nm的晶体管140将为晶体管118，124和140带来不同的阈值电压。如本领域技术人员应该理解的，晶体管的栅极长度越长则阈值电压越高。因此，在写端口区域154的第二半边158中形成具有最长栅极长度的器件将使该器件具有最高的阈值电压，在写端口154的第一半边156中形成具有第二长栅极长度的器件将使该器件具有第二高的阈值电压，在读端口160中形成具有最短栅极长度的器件将使该器件具有最低的阈值电压。写端口区域154的第二半边158中的器件的栅极长度与写端口区域154的第一半边156中的器件的栅极长度的差值可以大于或等于写端口区域154的第一半边156中的器件的尺寸的5%。
在一些实施例中，通过改变阱和沟道掺杂和/或栅极电介质厚度实现不同的阈值电压。例如，p-阱146和148可以通过相同的阱和沟道掺杂工艺形成，并包括以第一栅氧化物厚度形成的器件，而p-阱150可以通过与形成p-阱146和148的阱和沟道掺杂工艺不同的阱和沟道掺杂工艺形成，并包括以与第一栅极电介质厚度相同的栅极电介质厚度形成的器件。
如本领域技术人员应该理解的，例如通过用于形成半导体存储器100的核心逻辑（即薄栅氧化物）的阱和沟道掺杂工艺形成p-阱146和148，而且用于形成p-阱150的阱和沟道掺杂工艺是用于形成输入和输出（“I/O”）逻辑（即薄栅氧化物）的阱和沟道掺杂工艺。在一些实施例中，p-阱146,148和150的每一个都通过相同的阱和沟道掺杂工艺形成并且通过调整栅极和/或栅极电介质尺寸来产生位单元102的器件的不同阈值电压。
尽管只有两个不同的工艺用于形成p-阱146,148和p-阱150及其器件（即晶体管118,124,126,128,130和140），但是写端口154的第一半边156和第二半边158中的器件由于阱临近效应（“WPE”）而具有不同的阈值电压。如Drennen等人的“ImplicationsofProximityEffectsforAnalogDevices”（其全文结合于此作为参考）中所描述的，原子在注入工艺中的横向分散和在阱的边缘处变得密集的现象会产生不均匀的情况从而影响阱的电特性。WPE对p-阱148的影响大于对p-阱146的影响，较大的WPE会给器件带来更高的阈值电压。因此，写端口154的第二半边158中的n-型器件的阈值电压大于写端口154的第一半边156中的n-型器件的阈值电压。
在一些实施例中，阱146和148（和用于核心器件的p-阱）可以包括第一阱区域，第二阱区域和沟道区域，第一阱区域离半导体衬底的表面的距离介于和之间，第二阱区域离半导体衬底的表面的距离介于和之间，沟道区域离表面的距离介于和之间。第一沟道区域可以以介于90keV和180KeV之间的能量被掺杂B11以提供介于5×1012cm-3和3×1013cm-3之间的浓度，第二沟道区域可以以介于50keV和90KeV之间的能量被掺杂B11以提供介于1×1013cm-3和5×1013cm-3之间的浓度，沟道区域可以以介于10keV和50KeV之间的能量被掺杂BF2以提供介于2×1012cm-3和2×1013cm-3之间的浓度。沟道区域可以可选地以介于2keV和10KeV之间的能量被掺杂B11以提供介于2×1012cm-3和2×1013cm-3之间的浓度。
阱152（和核心器件的n-阱）还可以包括三个掺杂区域：离半导体衬底的表面的距离介于和之间的第一掺杂区域，离半导体衬底的表面的距离介于和之间的第二阱区域，离表面的距离介于和之间的沟道区域。阱152的第一区域可以以介于220keV和400KeV之间的能量被掺杂磷以产生介于5×1012cm-3和3×1013cm-3之间的浓度，第二沟道区域可以以介于120keV和220KeV之间的能量被掺杂磷以产生介于5×1012cm-3和5×1013cm-3之间的浓度，沟道区域可以以介于40keV和120KeV之间的能量被掺杂砷以产生介于2×1012cm-3和2×1013cm-3之间的浓度。
可以使用与上述阱146,148和152类似的三种不同的掺杂工艺形成阱150（和I/O器件的p-阱）。阱150的每个阱区域的大致深度可以与以上关于阱146,148和152所述的相同。阱150的第一阱区域可以以介于90keV和180KeV之间的能量被掺杂B11以提供介于5×1012cm-3和3×1013cm-3之间的浓度，第二沟道区域可以以介于50keV和90KeV之间的能量被掺杂B11以提供介于1×1013cm-3和5×1013cm-3之间的浓度，沟道区域可以以介于10keV和50KeV之间的能量被掺杂BF2以提供介于1×1012cm-3和1.5×1013cm-3之间的浓度。
I/O器件的n-阱可以包括第一区域，第一区域离半导体衬底的表面的深度是大约至第一区域可以以介于220keV和400KeV之间的能量被掺杂磷以产生介于5×1012cm-3和3×1013cm-3之间的浓度。通过以介于120keV和220KeV之间的能量注入磷以产生介于5×1012cm-3和5×1013cm-3之间的浓度而形成深度在至范围内的第二区域。通过使用介于40keV和120KeV之间的能量注入砷以形成深度在和范围内的I/O阱的沟道区域。注入砷以产生介于1×1012cm-3和1.5×1013cm-3之间的浓度。
除了或可选地改变不同阱的阱/沟道掺杂工艺，可以通过提供第一厚度的工艺形成写端口区域154中的器件的栅极电介质的厚度，而通过提供更低的阈值电压但是与第一厚度相同的栅极电介质的不同阱形成工艺形成读端口区域中的器件。例如，在32nm或28nm技术中，对于核心器件，多晶硅栅极的SiON的栅极电介质厚度可以介于和之间，而对于I/O器件，栅极电介质厚度可以介于和之间。在金属栅极设置在高-k材料上方的实施例中，对于核心器件，以使高-k材料具有介于和之间的厚度的方式形成高-k材料，而对于I/O器件，厚度介于和之间。在32nm和28nm的一些实施例中，对于核心器件，SiON（在其上方形成多晶硅栅极）的沉积厚度介于和之间，而对于I/O器件，厚度介于和之间。高-k介电材料（包括初始氧化物，高-k介电材料的上方形成金属栅极）的沉积厚度的实例包括（但是不限于）对于核心器件，厚度介于和之间，而对于I/O器件，厚度介于和之间。以上提供的范围仅仅是实例，并不是限定，也可以使用其他厚度，电介质和栅极材料以及技术。
本领域技术人员应该理解存在其他方法，在这些方法中，写端口154的第一半边156中的器件（即晶体管118和126）以其阈值电压不同于写端口154的第二半边158中的器件（即晶体管124和128）和读端口160中的器件（即晶体管130和140）的方式形成。例如，可以将上述任何技术组合在一起以提供位单元102，该位单元102包括具有三种不同的阈值电压的器件。
可以以使相似的阱相互直接邻近形成的方式布置邻近的位单元102的阱。例如，图3B示出一个关于一对直接邻近的位单元102-1和102-2的实例。尽管在图3B中没有示出，另一个位单元102的读端口160可以设置在直接邻近位单元102-1的读端口160-1的位置上，以使其中形成了读端口器件的p-阱150可以制造在一起。
以使位单元102-1的读端口160-1形成在位单元102-1的最左边和邻近写端口154-1的第二半边158-1设置的方式设计位单元102-1。写端口154-1的第一半边156-1直接邻近位单元102-2的写端口154-2的第一半边156-2设置。其中形成了器件118-1,118-2,126-1和126-2的p-阱146-1和146-2可以通过相同的工艺形成，从而将单个p-阱146制造成具有单个p-阱146-1和146-2的面积的两倍面积。
如图3A中示出的位单元102将位单元102-2布局。例如，写端口区域154-2的第一半边156-2位于位单元102-2的左边并且写端口区域154-2的第二半边158-2设置在直接邻近第一半边156-2的位置上。读端口160-2设置在位单元102-2的最右边。与其中形成了位单元102-1的读端口160-1的p-阱150-1类似，p-阱150-2可以设置在直接邻近另一个位单元102的另一个p-阱150（未示出）的位置上，从而形成面积是p-阱150-2的面积的两倍的单个p-阱150。本领域的技术人员应该理解，半导体阵列100的位单元102可以以本文中未明确公开的其他方式进行布局。
以下参考图4描述制造包括经过改进的位单元的半导体存储器的方法的一个实例。在框402中，在半导体衬底中形成浅沟槽隔离（“STI”）部件。如本领域技术人员应该理解的，形成STI形成物可以包括蚀刻所述半导体衬底并且用诸如二氧化硅的介电材料填充经过蚀刻的区域（沟槽）。可以对具有填充了介电材料的沟槽的半导体晶圆进行平坦化，从而去除多余的电介质。
在框404中，实施第一阱和沟道掺杂工艺以形成半导体存储器100的p-阱146和148和其他核心逻辑。第一阱和沟道掺杂工艺可以包括光刻（例如光刻胶图案化和蚀刻）和掺杂步骤。例如，一旦光刻胶被图案化，则可以用硼，二氟化硼，锗，铟，碳，氮，和/或其组合掺杂半导体衬底，从而产生p-阱146。如本领域技术人员应该理解的，在框404中也可以掺杂器件118和126的沟道。
在框406中，实施第二阱和沟道掺杂工艺以形成半导体存储器100的p-阱150和I/O逻辑。第二阱和沟道掺杂工艺可以包括光刻（例如光刻胶图案化和蚀刻）和掺杂步骤。第二阱和沟道掺杂中使用的参数有别于第一阱和沟道掺杂工艺中使用的参数，但是可以包括用硼，二氟化硼，锗，铟，碳，氮，和/或其组合掺杂半导体衬底。在一些实施例中，诸如由不同的栅极长度和/或氧化物厚度带来不同的阈值电压的实施例，框406用于形成I/O逻辑，而不是用于形成p-阱150，这是因为，p-阱150通过框404形成。
在框408中，实施第三阱和沟道掺杂工艺以形成半导体存储器的n-阱152和任何核心逻辑和/或I/O逻辑。框408中形成的工艺可以包括光刻（例如光刻胶图案化和蚀刻）和掺杂步骤。可以通过一种或多种Ⅴ族元素（包括但不限于磷、砷、和锑）掺杂半导体衬底从而产生n-阱152。
在框410中，形成第一类型器件（例如I/O器件的栅极）的栅极电介质。如本领域技术人员应该理解的，可以通过在器件的沟道区域的上方沉积二氧化硅，氮氧化硅，氮化二氧化硅，金属氧化物（诸如，例如，Hf氧化物，Al氧化物，Ta氧化物，和其他）或其他介电材料形成I/O逻辑的栅极电介质。可以通过各种方法沉积这些介电材料，包括但不限于物理汽相淀积，化学汽相沉积，氧氛中的热氧化，或氮氛中的热氧化，以列举一些可能的方法。在一些实施例中，可以通过湿式或干式蚀刻工艺去除多余的栅极电介质材料。
在框412中，形成第二类型器件（例如核心器件的栅极）的栅极电介质。核心器件的栅极电介质以使得其厚度薄于I/O逻辑器件的栅极电介质的厚度的方式形成。如以上关于框410所述的，栅极电介质材料的实例包括但是不限于二氧化硅，氮氧化硅，氮化二氧化硅，金属氧化物（诸如，例如，Hf氧化物，Al氧化物，Ta氧化物，和其他）或其他介电材料。可以通过物理汽相淀积，化学汽相沉积，氧氛中的热氧化，或氮氛中的热氧化，或其他沉积方法在沟道区域上方形成栅极电介质材料。
在框414中，在栅极电介质材料的上方形成导电材料。导电材料的实例包括但是不限于多晶硅，掺杂多晶硅，铝，铜，钨，钽，钛，和诸如TiN，TaN，TiW，TiAl，和/或其组合的难熔金属。
在框416中，图案化导电材料，以在框416阶段形成栅电极。在一些实施例中，可以图案化导电材料，从而为写端口154的第一半边156，写端口154的第二半边158，以及读端口160中的器件提供不同的栅极长度。在一些实施例中，图案化导电材料，以在写端口154的第二半边158中提供长度比写端口154的第一半边156中的栅极的长度更长的栅极。
在框418中，实施掺杂工艺以在一种或多种类型的器件中提供轻掺杂的漏极（“LDD”）。例如，可以为I/O逻辑的器件提供LDD和/或可以为核心逻辑的器件提供LDD。在一些实施例中，写端口154的第二半边158中的器件的漏极被掺杂从而增加了其阈值电压，而写端口154的第一半边156中的器件没有被掺杂从而其具有比写端口154的第二半边158中的器件的阈值电压低的阈值电压。
在框420中，在半导体衬底上方形成间隔件。如本领域技术人员应该理解的，可以使用诸如例如氧化硅的硬掩模材料在栅电极上形成间隔件。
在框422中，形成器件的源极和漏极。可以通过离子注入在半导体衬底中形成源极和漏极。
在框424中，形成导电接触件。可以通过在器件的源极和漏极区域上方形成的介电材料中蚀刻孔，然后用导电材料填充孔来形成接触件。可以用作导电接触件的导电材料的实例包括但是不限于铝，诸如钨，硅化物，和/或其组合的难熔金属。
在框426中，形成互连件和布线层。通过金属化步骤形成互连件，在金属化步骤中，导电层和介电层形成在半导体衬底上。导电材料可以包括例如通过蒸发或溅射沉积的铝和/或钨。可以执行湿式和干式蚀刻步骤以去除不需要的导电材料。
本领域的技术人员应该理解，可以改变实施方法400的步骤的顺序。例如，可以在框422阶段实施源极和漏极之后再实施框412的第二栅极电介质形成工艺。在一些实施例中，框410的第一电介质形成工艺和框412的第二电介质形成工艺都可以在框422的源极和漏极形成之后实施。实施方法400的顺序的其他变化也是可能的。
上述经过改进的半导体存储器的优点是提供泄漏更少的更高运行速度而不需要半导体衬底上的额外占用空间。具体而言，以高于读端口的阈值电压实现形成位单元的写端口的器件，从而提供了改进的单元稳定性。形成读端口的器件中的较低阈值电压有利地为经过改进的读取速度提供更高的驱动电流。
尽管根据示例性实施例描述了本发明，但是本发明不限于此。更确切地说，应该更宽泛地理解所附的权利要求，使其包括本领域技术人员在不背离本发明的等效物的范畴和范围的情况下所做出的本发明的其他变化和实施例。

Claims (18)

1.一种存储器位单元，包括：
锁存器；
写端口，与所述锁存器相连接，包括具有第一阈值电压的第一组器件，和具有第二阈值电压的第二组器件，所述第二阈值电压大于所述第一阈值电压；以及
读端口，与所述锁存器相连接，包括具有第三阈值电压的第三组器件，所述第三阈值电压小于所述第一阈值电压；
其中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，并且所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。
2.根据权利要求1所述的存储器位单元，其中，所述第一组器件具有第一栅极长度，所述第二组器件具有第二栅极长度，所述第二栅极长度比所述第一栅极长度长，并且所述第三组器件具有第三栅极长度，所述第三栅极长度比所述第一栅极长度短。
3.根据权利要求1所述的存储器位单元，其中，所述第一类型的第一阱具有第一掺杂浓度，所述第一类型的第二阱具有不同于所述第一掺杂浓度的第二掺杂浓度，并且所述第一类型的第三阱具有不同于所述第一掺杂浓度和所述第二掺杂浓度的第三掺杂浓度。
4.根据权利要求1所述的存储器位单元，其中，所述第一类型的第一阱设置为直接邻近所述第二类型的第一阱，并且所述第一类型的第二阱设置在所述第二类型的第一阱和所述第一类型的第三阱之间。
5.根据权利要求1所述的存储器位单元，其中，所述第一组器件、所述第二组器件、和所述第三组器件的栅极电介质厚度相同。
6.根据权利要求5所述的存储器位单元，其中，所述第一类型的第一阱和所述第一类型的第二阱具有第一掺杂浓度，并且所述第一类型的第三阱具有不同于所述第一掺杂浓度的第二掺杂浓度。
7.根据权利要求1所述的存储器位单元，其中，所述第一组器件，所述第二组器件，和所述第三组器件的栅极电介质厚度相同，所述第四组器件的栅极电介质厚度与所述第一组器件、所述第二组器件、和所述第三组器件的栅极电介质厚度不同。
8.一种制造半导体存储器的方法，包括：
在半导体衬底中形成存储器位单元的第一组器件，所述第一组器件具有第一阈值电压；
在所述半导体衬底中形成所述存储器位单元的第二组器件，所述第二组器件具有大于所述第一阈值电压的第二阈值电压；
在所述半导体衬底中形成所述存储器位单元的第三组器件，所述第三组器件具有小于所述第一阈值电压的第三阈值电压；以及
在所述半导体衬底中形成所述存储器位单元的第四组器件，所述第四组器件具有第四阈值电压；
其中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，并且所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。
9.根据权利要求8所述的方法，其中，
形成所述第一组器件包括：掺杂所述半导体衬底，从而产生第一类型的第一阱；
形成所述第二组器件包括：掺杂所述半导体衬底，从而产生第一类型的第二阱；
形成所述第三组器件包括：掺杂所述半导体衬底，从而产生第一类型的第三阱；
形成所述第四组器件包括：掺杂所述半导体衬底，从而产生第二类型的第一阱。
10.根据权利要求9所述的方法，其中，
形成所述第一组器件包括：在所述第一类型的第一阱的上方沉积具有第一厚度的栅极电介质；
形成所述第二组器件包括：在所述第一类型的第二阱的上方沉积所述具有第一厚度的栅极电介质；
形成所述第三组器件包括：在所述第一类型的第三阱的上方沉积所述具有第一厚度的栅极电介质；并且
形成所述第四组器件包括：沉积具有第二厚度的栅极电介质，所述第二厚度不同于所述第一厚度。
11.根据权利要求8所述的方法，其中，
形成所述第一组器件包括：将设置在所述半导体衬底上方的导电材料图案化，从而提供具有第一长度的栅电极；
形成所述第二组器件包括：将所述导电材料图案化，从而提供具有第二长度的栅电极，所述第二长度大于所述第一长度；并且
形成所述第三组器件包括：将所述导电材料图案化，从而提供具有第三长度的栅电极，所述第三长度小于所述第一长度。
12.根据权利要求8所述的方法，其中，所述第一组器件和所述第二组器件形成写端口，所述第三组器件形成读端口。
13.一种半导体存储器，包括：
多个位单元，布置在多个行和多个列中，所述多个行中的每一行与至少一条字线相关联，并且所述多个列中的每一列与至少一条位线相关联，
其中，第一位单元设置在第一行和第一列中，并且包括：
包括第一组器件和第二组器件的写端口，所述第一组器件具有第一阈值电压，所述第二组器件具有大于所述第一阈值电压的第二阈值电压；以及
包括第三组器件的读端口，所述第三组器件具有小于所述第一阈值电压的第三阈值电压；
其中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。
14.根据权利要求13所述的半导体存储器，其中，所述第一类型的第一阱设置为直接邻近所述第二类型的第一阱，并且所述第一类型的第二阱设置在所述第二类型的第一阱和所述第一类型的第三阱之间。
15.根据权利要求14所述的半导体存储器，其中，第二位单元设置在所述第一行和第二列中，所述第二位单元包括：
包括第五组器件、第六组器件、和第七组器件的写端口，所述第五组器件具有所述第一阈值电压，所述第六组器件具有所述第二阈值电压，所述第五组器件形成在第一类型的第四阱中，所述第六组器件形成在第一类型的第五阱中，所述第七组器件形成在第二类型的第二阱中；以及
包括第八组器件的读端口，所述第八组器件具有所述第三阈值电压，所述第八组器件形成在第一类型的第六阱中。
16.根据权利要求15所述的半导体存储器，其中，
所述第一类型的第四阱设置为直接邻近所述第二类型的第二阱和所述第一类型的第一阱，
所述第一类型的第五阱设置在所述第二类型的第二阱和所述第一类型的第六阱之间。
17.根据权利要求15所述的半导体存储器，其中，
所述第一类型的第四阱设置为直接邻近所述第二类型的第二阱，
所述第一类型的第五阱设置在所述第二类型的第二阱和所述第一类型的第六阱之间，并且
所述第一类型的第六阱设置为直接邻近所述第一类型的第三阱。
18.根据权利要求13所述的半导体存储器，其中，所述第一组器件具有第一栅极长度，所述第二组器件具有长于所述第一栅极长度的第二栅极长度，并且所述第三组器件具有短于所述第一栅极长度的第三长度。
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