CN103093812B - 半导体存储装置及其连续编程控制电路和编程方法 - Google Patents

Abstract

本发明公开了一种半导体存储装置及其连续编程控制电路和编程方法，所述半导体存储装置包括：编程脉冲发生模块，所述编程脉冲发生模块被配置成响应于编程使能信号而产生写入控制信号和编程完成信号；连续编程控制电路，所述连续编程控制电路被配置成响应于所接收的编程地址和数据计数信号而产生连续编程使能信号作为缓冲的编程命令或缓冲的重写入命令；以及控制器，所述控制器被配置成响应于所述连续编程使能信号而产生所述编程使能信号。

Description

半导体存储装置及其连续编程控制电路和编程方法

相关申请的交叉引用

本申请要求2011年11月4日向韩国知识产权局提交的申请号是10-2011-0114428的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体系统，更具体而言，涉及一种半导体存储装置及其连续编程控制电路和编程方法。

背景技术

PCRAM(相变RAM)是利用构成存储器单元的特定物质的相变特性的存储装置。相变物质可以根据温度条件而转变成非晶态或晶态，并且可以包括例如基于硫族化物的合金。代表性的相变物质包括使用锗、锑和碲的Ge2Sb2Te5(此后称作为“GST”)物质。

大部分物质具有不同的熔点和结晶温度，并且结晶程度可以根据冷却时间以及冷却温度变化。这可以用作物质的独特特性。具体地，GST物质比其它的物质更可以清楚地区分出非晶态与晶态。

图1是解释一般相变物质根据温度发生相变的曲线图。下面将GST物质作为一个实例。

当GST被施加等于或大于GST熔点的高温预定时间(数十至数百纳秒[ns])并且被淬灭预设的时间Tq时，则维持GST的非晶态，并且电阻值变成数百千欧(kΩ)至数兆欧(MΩ)。

此外，如果GST维持在结晶温度预选的时间(数百ns至数微秒[μs])然后冷却，则GST转变成晶态并且电阻值变成数kΩ至数十kΩ。随着维持结晶温度的时间延长，晶态改善并因此GST具有更小的电阻值。

图2是解释一般相变物质根据温度发生相变的另一曲线图。类似地，下面将GST物质用作一个实例。

图2示出通过施加接近GST熔点的温度预定时间并缓慢冷却GST来使GST结晶的一个实例。即使在这种情况下，GST的电阻值变成数kΩ至数十kΩ，并且随着冷却时间延长，晶态改善。此外，与图1相比结晶时间缩短。

为了利用GST的这种特性，可以将热直接施加到GST；或可以通过电流流经导体或半导体以电方式产生焦耳热，以使GST在非晶态与晶态之间转换。

尽管图1和图2示出相变存储装置的一般操作，但因为设定的数据编程时间即GST结晶所需的时间短，所以主要使用图2的方法。

图3是现有的相变存储装置的单元阵列的配置图。

参见图3，每个存储器单元MC由连接在字线WL与位线BL之间的相变物质GST和开关元件构成。

以下将参照图4来描述相变存储装置的编程操作。

图4是现有的相变存储装置的配置图。

参见图4，相变存储装置1包括编程脉冲发生模块11、写入驱动器12以及存储模块13。

编程脉冲发生模块11被配置成响应于编程使能信号PGMP而产生第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>。编程脉冲发生模块11将第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>提供给写入驱动器12。另外，当完成产生第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>的操作时，编程脉冲发生模块11产生编程完成信号PGMNDP，并将编程完成信号PGMNDP传输给控制器。

写入驱动器12被配置成响应于写入使能信号WDEN而被驱动。写入驱动器12被提供第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>，并响应于要编程的数据DATA和位线选择开关控制信号YSW<0:m>而将编程电流I_PGM提供给存储模块13。

因此，在存储模块13中，随着GST的电阻状态根据要编程的数据DATA的电平而变化，可以记录数据DATA。

图5是示出图4所示的编程脉冲发生模块的一个实例的框图。

参见图5，编程脉冲发生模块11被配置成包括初始脉冲发生单元111、复位脉冲发生单元113以及淬灭脉冲发生单元115。

初始脉冲发生单元111被配置成响应于从控制器提供的编程使能信号PGMP而产生时段设定信号QSSETP。时段设定信号QSSETP是确定给GST提供接近熔点的热的时间的信号。初始脉冲发生单元111响应于编程使能信号PGMP，在对预设的时间计数之后将时段设定信号QSSETP使能。

复位脉冲发生单元113被配置成响应于编程使能信号PGMP和通过将时段设定信号QSSETP延迟预定义的时间所产生的复位信号IRSTP，来产生第一写入控制信号RESETEN。

淬灭脉冲发生模块115被配置成响应于编程使能信号PGMP和时段设定信号QSSETP而产生具有不同使能时段的第二写入控制信号SETP<0:n>。另外，当完成第二写入控制信号SETP<0:n>的产生时，淬灭脉冲发生单元115产生编程完成信号PGMNDP。

根据这种配置，在从编程使能信号PGMP被使能之后到复位信号IRSTP被使能的时段期间，复位脉冲发生单元113产生第一写入控制信号RESETEN。淬灭脉冲发生单元115以相同的电平将第二写入控制信号SETP<0:n>使能，直到时段设定信号QSSETP被使能为止，并在产生时段设定信号QSSETP之后产生第二写入控制信号SETP<0:n>。

图6是解释现有的相变存储装置的编程操作的时序图。

随着施加编程命令PGM，控制器产生编程使能信号PGMP。因此，初始脉冲发生单元111操作并产生内部时钟使能信号IPWEN。然后在产生内部时钟ICK之后，通过对所述预设的时间计数来产生计数码Q<0:3>，并且当完成计数时产生时段设定信号QSSETP。

复位脉冲发生单元113响应于编程使能信号PGMP而将第一写入控制信号RESETEN使能，并随着复位信号IRSTP被使能而将第一写入控制信号RESETEN禁止。通过将时段设定信号QSSETP延迟所述预定义的时间，来产生复位信号IRSTP。在第一写入控制信号RESETEN被使能的时段期间，编程电流从写入驱动器12产生并提供给位线BL0。

淬灭脉冲发生单元115响应于时段设定信号QSSETP而产生计数使能信号CKEN(CNTENB)和内部时钟QSCK。因此，产生具有不同使能时段的第二写入控制信号SETP<0:3>。在完成第二写入控制信号SETP<0:3>的产生时，淬灭脉冲完成信号QSND被禁止，然后当复位信号QSRSTP被使能时，输出编程完成信号PGMNDP。在这种情况下，根据第二写入控制信号SETP<0:3>的使能时段顺序减弱写入驱动器12的电流驱动力，并且将淬灭脉冲提供给GST。

在编程操作中，字线在字线选择开关处于禁止状态时维持在高电位(等于或大于VCC)，而在字线选择开关被使能时被放电至接地电压的电平。通过由写入驱动器12选择的位线来形成电流路径。可以通过写入驱动器12经由位线选择开关、位线、开关元件以及GST至字线来形成电流路径。

当以这种方式形成电流路径时，根据取决于要编程的数据电平(0/1)的第一写入控制信号RESETEN或第二写入控制信号SETP<0:n>，来确定由写入驱动器12驱动的电流量，并经由位线将编程电流提供给存储器单元。例如，当假设由第一写入控制信号RESETEN提供的电流量是100％时，则在所有第二写入控制信号SETP<0:3>被使能时提供给存储器单元的电流量被控制在30％至90％的比率。

在编程操作中，在复位数据的情况下经由位线提供的电流为方形类型。在设定数据的情况中，电流初始为类似于方形类型的类型，但接着被第二写入控制信号SETP<0:n>降低成阶梯类型。

在半导体存储装置中，为了提高编程效率，许多数据应被连续编程，为此，应从外部源重复接收编程命令与数据。在这点上，因为编程所需的时间不仅包括实际编程时间，还包括用于接收编程命令和数据的时间，如果重复接收编程命令与数据，则整个编程时间变长。

发明内容

在本发明的一个实施例中，一种半导体存储装置包括：编程脉冲发生模块，所述编程脉冲发生模块被配置成响应于编程使能信号而产生写入控制信号和编程完成信号；连续编程控制电路，所述连续编程控制电路被配置成响应于所接收的编程地址和数据计数信号而产生连续编程使能信号作为缓冲的编程命令或缓冲的重写入命令；以及控制器，所述控制器被配置成响应于所述连续编程使能信号而产生所述编程使能信号。

在本发明的另一个实施例中，一种半导体存储装置包括：编程脉冲发生模块，所述编程脉冲发生模块被配置成根据响应于连续编程使能信号产生的编程使能信号，来产生并输出写入控制信号，其中响应于编程地址和数据计数信号而产生所述连续编程使能信号；以及写入驱动器，所述写入驱动器被配置成将响应于所述写入控制信号产生的编程脉冲提供给存储模块。

在本发明的另一个实施例中，连续编程控制电路与响应于根据连续编程使能信号产生的编程使能信号产生编程完成信号的编程脉冲发生模块连接，并且连续编程控制电路根据编程地址和数据计数信号来设定连续编程次数，以及根据连续编程次数来产生连续编程使能信号。

在本发明的另一个实施例中，一种半导体存储装置的编程方法包括以下步骤：将数据输入到具有编程脉冲发生模块的半导体存储装置；通过编程脉冲发生模块，根据编程地址与数据计数信号来确定连续编程次数；通过编程脉冲发生模块，根据连续编程次数重复地产生编程使能信号；以及通过写入驱动器，响应于所述编程使能信号将数据编程到存储模块中的选中的区域。

附图说明

下面将结合附图来描述本发明的特点、方面与实施例，其中：

图1是说明一般相变物质根据温度发生相变的曲线图；

图2是说明一般相变物质根据温度发生相变的另一曲线图；

图3示出现有的相变存储装置的单元阵列的配置图；

图4示出现有的相变存储装置的配置图；

图5是例示图4所示的编程脉冲发生模块的框图；

图6是解释现有的相变存储装置的编程操作的时序图；

图7是根据本发明的一个实施例的半导体存储装置的配置图；

图8是根据本发明的一个实施例的连续编程控制电路的配置图；

图9是例示图8所示的连续编程控制电路的示图；

图10是例示可以应用于图9的半加法器的示图；

图11是例示可以应用于图9的全加法器的示图；

图12是例示可以应用于图9的D触发器的示图；

图13是例示可以应用于图9的比较部的示图；

图14是例示可以应用于图9所示的计数单元的计数器的示图；

图15是例示图9所示的模式确定单元的示图；

图16是例示图9所示的脉冲输出部的示图；

图17是例示编程脉冲发生模块的示图；

图18是解释图17所示的第一计数部的配置的示例性示图；

图19是例示图17所示的比较部的示图；

图20是解释图9所示的时段设定部和图17所示的第二计数部的配置的示图；

图21是例示可以应用于本发明的一个实施例的写入驱动器的示图；以及

图22是解释根据本发明的一个实施例的连续编程操作的时序图。

具体实施方式

在半导体存储装置尤其是非易失性半导体存储装置的标准中，记录复位数据被定义为编程操作。具体地，使用16位为单位的编程操作被定义为单字编程，并且使用512字节(256字)为单位的编程操作被定义为缓冲的编程。另外，使用128KB(千字节)的设定数据为单位的记录被定义为擦除操作，并且复位数据与设定数据的同时记录被定义为重写入。另外，以16位为单位来同时记录设定/复位数据被定义为单字重写入，并且使用512位(256字)为单位来同时记录设定/复位数据被定义为缓冲的重写入。

本发明的一个实施例包括半导体存储装置，所述半导体存储装置可以连续编程操作而不用重复地接收编程命令和数据，以改善编程性能。根据这个事实，可以执行用于同时记录多个数据的缓冲编程操作和缓冲的重写入操作。

为此，基于非易失性存储装置的标准，连续编程操作所需的信号(地址、表示要编程的数据的字数的数据计数、与数据计数相对应的编程数据、命令码等)暂时储存在寄存器中，并且随着命令执行码被使能，使用储存在寄存器中的信号来执行连续编程命令(和/或操作)即缓冲的编程命令(和/或操作)或缓冲的重写入操作。

下面将参照附图来描述根据本发明的实施例的半导体存储装置及其连续编程控制电路和编程方法。

图7示出根据本发明的一个实施例的半导体存储装置的配置图。

参见图7，半导体存储装置10可以包括编程脉冲发生模块100、连续编程控制电路200、控制器300、写入驱动器400以及存储模块500。编程脉冲发生模块100可以被配置成响应于编程使能信号PGMP而产生第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>。连续编程控制电路200可以被配置成响应于从外部源接收的编程地址和数据计数信号而产生连续编程使能信号BPGMP。控制器300可以被配置成提供包括编程使能信号PGMP、地址以及数据信号的编程操作相关的控制信号。写入驱动器400可以被配置成响应于写入控制信号RESETEN和SETP<0:n>(从编程脉冲发生模块100提供)和位线选择开关控制信号YSW<0:m>而产生用于对输入数据DATA编程的编程电流I_PGM。存储模块500可以包括多个存储器单元，并且存储模块500可以被配置成根据从写入驱动器400提供的电流来将数据记录在各个存储器单元中。

在半导体存储装置10中，连续编程控制电路200产生用于执行多个编程次数的连续编程命令(和/或操作)(换言之，迭代)的连续编程使能信号BPGMP，其中，基于编程地址CA<0>和数据计数信号DC<1:x>来确定编程迭代的数目。连续编程控制电路200也可以将连续编程使能信号BPGMP提供给控制器300。连续编程控制电路200可以提供连续编程使能信号BPGMP作为缓冲的编程命令或缓冲的重写入命令。

控制器300提供响应于连续编程使能信号BPGMP产生的编程使能信号PGMP。控制器300可以将编程使能信号PGMP提供给编程脉冲发生模块100，使得以连续编程控制电路200所确定的编程次数来执行编程操作。

此外，当将超出连续编程最大次数的数据计数值输入到连续编程控制电路200时，连续编程控制电路200可以产生错误信号DCERR。连续编程控制电路200可以将错误信号DCERR提供给控制器300。另外，如果通过编程地址CA<0>和数据计数信号DC<1:x>来结束连续编程模式，则连续编程控制电路200产生连续编程结束信号DCMIN，并将连续编程结束信号DCMIN提供给控制器300，使得控制器300不再产生编程使能信号PGMP。

下面将详细描述半导体存储装置10的各个组成部分的操作。

编程脉冲发生模块100响应于编程使能信号PGMP而产生第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>。编程脉冲发生模块100将第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>提供给写入驱动器400。另外，在完成产生第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>的操作时，编程脉冲发生模块100产生编程完成信号PGMNDP，并将编程完成信号PGMNDP传输到连续编程控制电路200。在一个实施例中，如果通过第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>完成一次编程操作，则将编程操作完成通知给连续编程控制电路200，使得可以执行后续的编程操作(连续编程的迭代次数)。因而，可以在产生第一和第二写入控制信号之后产生编程完成信号PGMNDP。

写入驱动器400响应于写入使能信号WDEN而被驱动。将第一写入控制信号RESETEN和第二写入控制信号SETP<0:n>提供给写入驱动器400，并且写入驱动器400响应于写入控制信号RESETEN和SETP<0:n>以及位线选择开关控制信号YSW<0:m>而将编程电流I_PGM提供给用于编程输入数据DATA的存储模块500。

因此，可以根据要编程的数据DATA的电平而将数据记录在存储模块500中。在一个实施例中，可以使用通过电流驱动方案记录和感测数据的存储器单元来配置存储模块500。通过电流驱动方案记录和感测数据的存储器单元包括，例如相变存储器单元和磁存储器单元。

连续编程控制电路200使用编程完成信号PGMNDP作为时钟信号BPCNTCK(见图9)，并且连续编程控制电路200根据编程地址CA<0>和数据计数信号DC<1:x>来确定连续编程次数。另外，连续编程控制电路200对连续编程次数计数，并每当实施计数时产生连续编程使能信号BPGMP。如果执行了最终的连续编程操作，则连续编程控制电路200产生连续编程结束信号DCMIN。

一般地，在半导体存储装置中，要同时在缓冲的编程操作或缓冲的重写入操作中编程的数据长度是32位(2字)。数据计数值以16位(1字)为单位输入。因而，如果数据计数值被设定为连续编程次数，则将发生错误。因此，在本发明的一个实施例中，连续编程控制电路200根据最低列地址CA<0>和最低数据计数信号DC<1>，来确定连续编程次数。

例如，当最低列地址CA<0>是偶数并且最低数据计数信号DC<1>是偶数时，则连续编程次数DC<2:x-1>减1。相反地，当最低列地址CA<0>是偶数并且最低数据计数信号DC<1>是奇数，或最低列地址CA<0>是奇数并且最低数据计数信号DC<1>是偶数，或最低列地址CA<0>是奇数并且最低数据计数信号DC<1>是奇数时，则连续编程次数DC<2:x-1>维持不变。

此外，尽管图7中示出连续编程控制电路200与编程脉冲发生模块100是独立开的，但是可以想到将连续编程控制电路200配置成包括在编程脉冲发生模块100中。也就是说，在一些实施例中，编程脉冲发生模块100可以包括连续编程控制电路200。

图8是根据本发明的一个实施例的连续编程控制电路的配置图，并且图9是例示图8所示的连续编程控制电路的示图。

参见图8和图9，连续编程控制电路200可以被配置成包括编程次数确定单元210、初始值设定单元220、计数单元230、模式确定单元240以及连续编程脉冲发生单元250。

编程次数确定单元210被配置成响应于从控制器300提供的编程地址CA<0>、地址设定信号CASETP、数据计数信号DC<1,x>、数据设定信号DCSETP、计数使能信号BCNTINB、设定信号BPSETP以及复位信号RSTP而确定连续编程次数。

为此，编程次数确定单元210将输入作为最低列地址的编程地址CA<0>与最低数据计数信号DC<1>的电平做比较，并且输出确定信号SUB。例如：编程地址CA<0>是奇数时可以被设定成具有高电平，而编程地址CA<0>是偶数时可以被设定成具有低电平。最低数据计数信号DC<1>是奇数时可以被设定成具有高电平，并且是偶数时可以被设定成具有低电平。因此，当编程地址CA<0>与数据计数信号DC<1>都具有低电平时，编程次数确定单元210将数据计数信号DC<2:x-1>减1，并且当编程地址CA<0>或数据计数信号DC<1>具有高电平时，维持数据计数信号DC<2:x-1>不变。

当输入数据计数信号DC<1:9>超出连续编程最大次数的次数时，编程次数确定单元210输出错误信号DCERR。

参见图9，编程次数确定单元210可以包括：第一寄存器DFF0，所述第一寄存器DFF0根据数据设定信号DCSETP锁存最低数据计数信号DC<1>；第二寄存器DFF1，所述第二寄存器DFF1根据地址设定信号CASETP锁存编程地址CA<0>；比较部，所述比较部被配置成比较第一寄存器DFF0和第二寄存器DFF1的输出信号并输出确定信号SUB；以及第三寄存器DFF2，所述第三寄存器DFF2被配置成再次锁存第二寄存器DFF1的输出信号。

当编程地址CA<0>的电平是高时，即编程开始地址是奇数时，第三寄存器DFF2可以检测编程地址CA<0>。如果输入时钟信号BPCNTCK，则第三寄存器DFF2再次锁存比较部的输出，使得可以正确设定连续编程次数。

编程次数确定单元210还可以包括加法器FA，所述加法器FA被配置成响应于初始值设定单元220的最高操作信号、最高数据计数信号DC<0>以及确定信号SUB而确定输入信号的电平是否都是高电平。加法器FA可以输出总和以及进位信号，并且错误检查部可以被配置成组合加法器FA的输出信号。锁存部DFF3可以被配置成响应于数据设定信号DCSETP而输出错误信号DCERR。由于这样的配置，当输入数据计数信号DC<1:9>超出连续编程最高次数的次数时，编程次数确定单元210输出错误信号DCERR。

接着，初始值设定单元220被配置成响应于数据计数信号DC<2:x-1>和确定信号SUB而设定连续编程次数，因此产生初始计数值WC<0:y>并且产生初始计数值WC<0:y>给计数单元230。为此，初始值设定单元220可以被配置成包括对数据计数信号DC<2:x-1>和确定信号SUB操作的加法器的类型。

图9示出初始值设定单元220被配置成半加法器HA和多个全加法器FA的实例。随后将描述加法器的操作。

计数单元230响应于计数使能信号BCNTINB、初始计数信号WC<0:y>、编程完成信号PGMNDP、设定信号BPSETP以及复位信号RSTP而在操作时执行计数。具体地，根据本发明实施例的计数单元230可以通过但不受限于可编程递减计数器来配置，所述可编程递减计数器从初始计数信号WC<0:y>执行递减计数，并且在计数完成至0时停止计数操作。

计数单元230将计数信号DW<0:y>提供给模式确定单元240。计数单元230可以根据计数操作来产生计数信号DW<0:y>。

图9示出计数单元230包括多个可编程递减计数器的一个实施例。当将初始计数信号WC<0:y>输入到计数单元230并且计数使能信号BCNTINB被使能成低电平时，可编程递减计数器准备进行操作。当从编程完成信号PGMNDP产生的时钟信号BPCNTCK和数据设定信号DCSETP被使能时，计数单元230执行递减计数操作并输出计数信号DW<0:y>。

图14详细示出图9所示的可编程递减计数器的配置，稍后将描述所述可编程递减计数器的操作。

连续编程脉冲发生单元250被配置成根据编程时段是否为连续编程时段，来产生连续编程使能信号BPGMP。例如，如果编程时段不是连续编程时段，则连续编程脉冲发生单元250使编程使能信号PGMP通过作为连续编程使能信号BPGMP，而如果编程时段是连续编程时段，则连续编程脉冲发生单元250输出连续编程使能信号BPGMP，使得执行下一连续编程。

为此，连续编程脉冲发生单元250可以被配置成包括时段设定部251和脉冲输出部253。

参见图9，时段设定部251被配置成接收构成计数单元230的最后的可编程递减计数器的输出信号作为使能信号。时段设定部251可以产生连续时段使能信号BPGMEN作为通知编程时段是连续编程时段的标志信号。时段设定部251可以响应于编程完成信号PGMNDP、设定信号BPSETP以及复位信号RSTP而产生连续时段使能信号BPGMEN。详细地，连续时段使能信号BPGMEN通过设定信号BPSETP被设定成高电平时，如果输入产生的时钟信号BPCNTCK，则连续时段使能信号BPGMEN被复位成低电平，并且时段设定部通知编程时段是连续编程时段。

另外，脉冲输出部253被配置成根据连续时段使能信号BPGMEN是否被使能，来输出编程使能信号PGMP或编程完成信号PGMNDP作为连续编程使能信号BPGMP。

也就是说，如果连续时段使能信号BPGMEN处于禁止状态，即其不是连续编程时段，则脉冲输出部253使编程使能信号PGMP通过作为连续编程使能信号BPGMP。相反地，当连续时段使能信号BPGMEN被使能时，脉冲输出部253输出编程完成信号PGMNDP作为连续编程使能信号BPGMP。以这种方式产生的连续编程使能信号BPGMP经由控制器300传输到编程脉冲发生模块100，使得写入控制信号被产生预定的连续编程次数。

模式确定单元240被配置成接收来自计数单元230的计数信号DW<0:y>以及来自时段设定部251的连续时段使能信号BPGMEN，并且产生表示用于执行最终编程或重写入操作(和/或命令)的时段的连续编程结束信号DCMIN。

连续编程结束信号DCMIN被提供给控制器，因此编程操作结束。

以这种方式，在本发明的一个实施例中，如果顺序输入最低编程地址CA<0>和数据计数信号DC<1:x>，则根据最低编程地址CA<0>的电平来确定编程开始的地址是奇数地址还是偶数地址，以及根据最低数据计数信号DC<1>来确定要执行缓冲的编程命令(和/或操作)或缓冲的重写入命令(和/或操作)多少次。另外，通过产生连续编程结束信号DCMIN(通知是用于执行最终编程或重写入的时段)以及连续时段使能信号BPGMEN(通知是连续编程时段)，可以在执行连续编程的时段期间执行缓冲的编程/重写入预定的次数(连续编程次数)。

图10是例示可以应用于图9的半加法器的示图。

参见图10，半加法器HA可以被配置作为2-输入2-输出半加法器。

经由两个输入信号A和B的XOR(异或)运算来产生第一输出信号SUM，并且经由两个输入信号A和B的AND(与)运算来产生第二输出信号COUT。

因此，只有当输入信号A和B中仅有一个包括具有高电平的信号时，第一输出信号SUM被使能成高电平。此外，第二输出信号COUT表示进位或溢位。

在逻辑运算中，图10所示的半加法器HA执行对最低位运算的功能。当这种半加法器应用于图9时，两输入信号A和B分别变成确定信号SUB和数据计数信号DC。第一输出信号变成初始计数信号WC，并且第二输出信号可以用作对下级加法器操作的使能信号。

图11是例示可以应用于图9的全加法器的示图。

图11示出3-输入2-输出全加法器FA。输入信号A、B和CIN中的一个是从前级的加法器输出的信号，并且在一个实施例中，图10所示的第二输出信号COUT可以是图11所示的输入信号CIN。

当三个输入信号A、B和CIN中的彼此排他地包括1，即只有任何一个输入信号具有高电平时，则产生高电平的第一输出信号SUM。当输入信号A、B和CIN中至少两个具有高电平时，则以高电平输出第二输出信号COUT。此外，将第二输出信号COUT作为输入信号提供给下级的全加法器FA。

在逻辑运算中，这种全加法器FA可以应用于对不包括最低位的位的运算。

图12是例示可以应用于图9的D触发器的图。

图12所示的D触发器可以应用于图9所示的第一至第四寄存器DFF0至DFF3。

从图12可以看出，D触发器所起的作用是在时钟信号CK的上升沿将输入数据D传输到节点Q，并且在时钟信号CK的下降沿锁存输入数据D，以及将数据D保持在节点Q上。

当将D触发器应用于图9所示的寄存器时，可以提供数据设定信号DCSETP、地址设定信号CASETP以及比较部的输出信号作为时钟脉冲。

图13是例示可以应用于图9的比较部的示图。

如上所述，比较部比较最低数据计数信号DC<1>与编程地址CA<0>，并产生确定信号SUB。具体地，除了最低数据计数信号DC<1>与编程地址CA<0>都具有指示偶数的逻辑电平的情况以外，比较部将确定信号SUB使能。

为此，比较部可以被配置成包括如图13所示的“或非”运算元件。

图14是例示可以应用于图9所示的计数单元的计数器的示图。

可以作为计数单元230应用的计数器是一种从初始设定值执行操作的计数器，即可预设的递减计数器或可编程递减计数器。

参见图14，计数器可以包括数据复位部61、信号输入部63、锁存部65以及借位发生部67。

数据复位部61被配置成当时钟信号DCK从高电平触发到低电平时，接收要储存的数据D，并通过节点D将数据D传输到输出节点Q。输出节点Q的数据反馈给数据复位部61，并且数据维持在输出节点Q中。

尽管计数使能信号BCNTINB在信号输入部63中维持高电平，但是锁存部65仅维持之前的数据值，并且即使当提供时钟信号CK时也不会操作。如果以低电平输入计数使能信号BCNTINB，则锁存部65操作。

根据输入的计数使能信号BCNTINB处于哪个电平，来确定是否将信号输入部63中输出节点Q的数据缓冲或反相。当锁存部65操作时，即计数使能信号BCNTINB是低电平时，输出节点Q的数据电平被反相，并且当计数使能信号BCNTINB是高电平时，输出节点Q的数据被缓冲。

因此，当锁存部65可以操作时，即当计数使能信号BCNTINB具有低电平时，输出节点Q的数据被反相并被输出到节点A。如果时钟信号CK变成低电平，则节点A的数据被反相并且被传输到节点B，然后被再次反相并传输到节点C。如果时钟信号CK变成高电平，则数据电平维持不变。此时，节点C的数据被传输到节点D，然后被反相并传输到节点Q，结果将具有与之前数据电平相反相位的数据被输出到输出节点Q。

因此，可以看出，图14所示的计数器在计数使能信号BCNTINB具有低电平时对锁存部65进行操作并且用作递减计数器。

如果复位信号RSTP被使能，则即使输出节点Q维持在高电平，通过结束计数器的操作，输出节点Q会被强制复位成低电平。

借位发生部67被配置成当计数使能信号BCNTINB和输出节点Q都具有低电平时，将借位信号BOUTB使能。借位信号BOUTB用作将下级计数器使能以执行递减计数操作的使能信号。

图15是例示图9所示的模式确定单元的示图。

模式确定单元240根据连续时段使能信号BPGMEN被使能时计数信号DW<0:y>的电平，来检查连续编程操作的计数操作是否完成，即是否执行最终计数操作，并且模式确定单元240输出连续编程结束信号DCMIN。

图15示出检测在连续时段使能信号BPGMEN被使能成高电平时计数信号DW<0:y>的所有电平都是低电平的时段，并输出连续编程结束信号DCMIN的情况。如前述，连续编程结束信号DCMIN被提供给控制器，并且指示当前的写入控制信号是最终写入控制信号。

图16是例示图9所示的脉冲输出部的示图。

脉冲输出部253根据连续时段使能信号BPGMEN和编程完成信号PGMNDP的电平来产生地址计数时钟CACNTCK，并且脉冲输出部253通过将地址计数时钟CACNTCK和编程使能信号PGMP组合来产生连续编程使能信号BPGMP。

也就是说，如果编程完成信号PGMNDP在连续时段使能信号BPGMEN被使能的时段期间被使能，则输出编程完成信号PGMNDP作为连续编程使能信号BPGMP。然而，如果连续时段使能信号BPGMEN被禁止，即其不是连续编程时段，则将编程使能信号PGMP通过，作为连续编程使能信号BPGMP。

图17是例示可以应用于本发明的编程脉冲发生模块的示图。

参见图17，编程脉冲发生模块100包括初始脉冲发生单元110、复位脉冲发生单元120以及淬灭脉冲发生单元130。

初始脉冲发生单元110被配置成响应于由控制器300提供的编程使能信号PGMP而产生时段设定信号QSSETP。时段设定信号QSSETP是确定给GST提供接近熔点的热的时间的信号。初始脉冲发生单元110响应于编程使能信号PGMP在对预设时间间隔计数之后将时段设定信号QSSETP使能。

复位脉冲发生单元120被配置成响应于编程使能信号PGMP和通过将时段设定信号QSSETP延迟预定义的时间间隔所产生的复位信号IRSTP而产生第一写入控制信号RESETEN。

淬灭脉冲发生模块130被配置成响应于编程使能信号PGMP和时段设定信号QSSETP而产生具有不同使能时段的第二写入控制信号SETP<0:n>。在完成第二写入控制信号SETP<0:n>的产生时，淬灭脉冲发生单元130产生编程完成信号PGMNDP。

根据上述配置，在从编程使能信号PGMP被使能之后到复位信号IRSTP被使能为止的时段期间，复位脉冲发生单元120产生第一写入控制信号RESETEN。从编程使能信号PGMP被使能之后到时段设定信号QSSETP被使能为止，淬灭脉冲发生单元130以相同电平将第二写入控制信号SETP<0:n>使能，并且在产生时段设定信号QSSETP之后，产生使能时段受控制的第二写入控制信号SETP<0:n>。

下面将给出详细的描述。

首先，初始脉冲发生单元110包括输入锁存部1101、时钟发生部1103、第一计数部1105、比较部1107以及延迟部1109。

输入锁存部1101被配置成响应于编程使能信号PGMP和复位信号IRSTP而输出内部时钟使能信号IPWEN和计数复位信号IPWRST。也就是说，如果编程使能信号PGMP被使能例如为高电平，则内部时钟使能信号IPWEN被激活成高电平，并且如果复位信号IRSTP被使能成高电平，则计数复位信号IPWRST被激活成高电平。

具体地，可以采用将内部时钟使能信号IPWEN使能成高电平且将计数复位信号IPWRST使能成低电平的方式来配置输入锁存部1101。可以使用由与非(NAND)门或者或非(NOR)门或者触发器构成的R-S锁存器来配置输入锁存部1101。

时钟发生部1103被配置成响应于内部时钟使能信号IPWEN而产生内部时钟ICK。换言之，时钟发生部1103输出在内部时钟使能信号IPWEN被激活成高电平时触发的内部时钟ICK。

第一计数部1105被配置成输出计数码Q<0:3>，所述计数码Q<0:3>根据内部时钟使能信号IPWEN、计数复位信号IPWRST以及内部时钟ICK来计数。也就是说，当内部时钟使能信号IPWEN被激活成高电平时，第一计数部1105根据内部时钟ICK的控制来执行计数操作。如果计数复位信号IPWRST被激活成高电平，则从第一计数部1105输出的计数码Q<0:3>被初始化。以这种方式，随着使用第一计数部1105来产生计数码Q<0:3>，可以显著地减小电路尺寸。可以通过递增计数器来配置第一计数部1105。

比较部1107被配置成当计数码Q<0:3>达到预设值时，激活并输出时段设定信号QSSETP。具体地，比较部1107被配置成比较计数码Q<0:3>与施加的时间控制码IPWSET<0:3>，并且比较部1107被配置成当计数码Q<0:3>与时间控制码IPWSET<0:3>相同时激活时段设定信号QSSETP。也就是说，可以通过对时间控制码IPWSET<0:3>进行控制来控制时段设定信号QSSETP的激活定时。

在本发明的一个实施例中，可以通过同时增加构成第一计数部1105的计数器的数量和时间控制码IPWSET的数量，来延迟时段设定信号QSSETP的发生定时。这意味着可以改变熔化构成存储器单元的GST所需的时间。

延迟部1109被配置成将时段设定信号QSSETP延迟预定的时间间隔，并输出复位信号IRSTP。延迟部1109的延迟值被设定成满足规定的定时余量。延迟部1109产生的复位信号IRSTP将输入锁存部1101复位并将内部时钟使能信号IPWEN禁止，以及将计数复位信号IPWRST使能使得时钟发生部1103和第一计数部1105被禁止。

由编程使能信号PGMP来将复位脉冲发生单元120使能，由时段设定信号QSSETP将复位脉冲发生单元120禁止。换言之，复位脉冲发生单元120在由时间控制码IPWSET<0:3>设定的时间内产生第一写入控制信号RESETEN，并且将第一写入控制信号RESETEN提供给写入驱动器400。

接着，淬灭脉冲发生单元130可以被配置成包括输入锁存部1301、时钟发生部1303、第二计数部1305、复位控制部1307以及延迟部1309。

输入锁存部1301被配置成响应于时段设定信号QSSETP和复位信号QSRSTP而输出计数使能信号CNTENB以及内部时钟使能信号QSEN。时钟发生部1303被配置成响应于内部时钟使能信号QSEN而产生内部时钟QSCK。即，时钟发生部1303输出在内部时钟使能信号QSEN被激活成高电平时触发的内部时钟QSCK。

第二计数部1305被配置成响应于计数使能信号CNTENB、内部时钟QSCK、编程使能信号PGMP以及复位信号QSRSTP而输出第二写入控制信号SETP<0:3>。因此，根据内部时钟QSCK的触发周期来控制第二写入控制信号SETP<0:3>的更新周期。

在本发明的一个实施例中，第二计数部1305可以被配置成包括递减计数器。在这种情况下，第二计数部1305在最终输出从0x1111b改变成0x0000b时操作。如果最终输出变成0x0000b，则第二写入控制信号SETP<3>的输出信号驱动复位控制部1307。

复位控制部1307被配置成当从第二计数部1305输出的第二写入控制信号SETP<0:3>的码值达到预定值时，即当第二写入控制信号SETP<3>的输出信号从高电平转变成低电平时，将复位信号QSRSTP使能。

为此，复位控制部1307可以包括计数结束控制部分以及脉冲发生部分。计数结束控制部分在第二计数部1305的计数完成时产生淬灭脉冲完成信号QSND，并且脉冲发生部分响应于淬灭脉冲完成信号QSND而产生复位信号QSRSTP。例如，从计数结束控制部分输出的淬灭脉冲完成信号QSND通过编程使能信号PGMP来维持高电平，并且在第二写入控制信号SETP<3>变成低电平时转变成低电平。脉冲发生部分通过转变成低电平的淬灭脉冲完成信号QSND，来将复位信号QSRSTP使能。

延迟部1309被配置成将复位信号QSRSTP延迟预选的时间，并产生编程完成信号PGMNDP。编程完成信号PGMNDP被传输到控制器300并指示编程完成。

图18是说明图17所示的第一计数部的配置的示例性示图。

在本发明的一个实施例中，可以使用多个1位递增计数器来配置第一计数部1105，并且图18示出递增计数器的一个实例。

参见图18，1位递增计数器150可以包括信号输入部分151、锁存部分153以及进位发生部分155。

信号输入部分151被配置成响应于计数使能信号，即本发明一个实施例中的内部时钟使能信号IPWEN和第一计数码Q<0>，来确定锁存部分153的输入节点A的信号的电平。

锁存部分153被配置成根据内部时钟ICK的控制，来锁存从信号输入部分151输出的信号，并输出第一计数码Q<0>。进位发生部分155被配置成根据内部时钟使能信号IPWEN和第一计数码Q<0>，来输出进位信号COUT。使用进位信号COUT作为下级1位递增计数器的计数使能信号。锁存部分153的内部节点响应于计数复位信号IPWRST被初始化或改变成指定的电平。

具体地，当内部时钟使能信号IPWEN被禁止成低电平时，信号输入部分151选择输出节点Q的所得值，并且在内部时钟使能信号IPWEN被使能成高电平时，信号输入部分151反向地选择输出节点Q的所得值，并将反向选中的所得值传输到下级1位递增计数器。

当节点A的信号是低电平时，锁存部分153将节点A的信号传输到节点C，并且当节点A的信号是高电平时，将节点A的信号传输到输出节点Q。

如果计数复位信号IPWRST变成高电平，则输出节点Q被复位成低电平，并且进位发生部分155根据被施加到前级1位递增计数器的输出节点Q的用作计数使能信号的信号来操作。也就是说，根据被施加到前级1位递增计数器的输出节点Q的信号的信号电平，下级1位递增计数器触发。

图19是例示图17所示的比较部的示图。

参见图19，比较部1107可以包括多个比较部分71、72、73和74以及信号组合部分75。多个比较部分71、72、73和74被配置成比较计数码Q<0:3>与时间控制码IPWSET<0:3>的各个位的值，并输出多个比较结果信号。比较组合部分75被配置成组合从多个比较部分71、72、73和74输出的多个比较结果信号，并输出时段设定信号QSSETP。换言之，在一个实施例中，当计数码Q<0:3>和时间控制码IPWSET<0:3>彼此相同时，比较部1107将时段设定信号QSSETP激活并输出。

图20是解释图9所示的时段设定部和图17所示的第二计数部的配置的示图。

在本发明的一个实施例中，可以使用递减计数器，例如1位递减计数器来配置图9所示的时段设定部251。

参见图20，1位递减计数器160可以包括信号输入部分161、锁存部分163以及借位发生部分165。

信号输入部分161被配置成根据计数使能信号CNTINB和被施加到输出节点Q的数据电平，来确定锁存部分163的输入节点A的信号的电平。

锁存部分163被配置成根据时钟信号CK(在图9的情况下是BPCNTCK)的控制，来锁存从信号输入部分161输出的信号，并将锁存的数据传输到输出节点Q。

借位发生部分165被配置成根据计数使能信号CNTINB和施加到输出节点Q的信号的电平，来输出借位信号BOUTB。

锁存部分163的内部节点响应于复位信号RSTP和设定信号SETP(在图9的情况下是BPSETP)而被初始化或被改变成指定的电平。

具体地，当计数使能信号CNTINB被禁止成高电平时，信号输入部分161选择输出节点Q的所得值，而当计数使能信号CNTINB被使能成低电平时，反向地选择输出节点Q的所得值，并将反向选中的所得值传输到下级。

将由信号输入部分161选择的信号施加到节点A。因此，当节点A的信号是低电平时，锁存部分163将节点A的信号传输到节点C，并且当节点A的信号是高电平时，将节点A的信号传输到输出节点Q。

如果设定信号SETP变成高电平，则将输出节点Q设定成高电平。如果复位信号RSTP变成高电平，则将输出节点Q复位成低电平。

当前级计数器的输出节点Q变成低电平时，借位发生部分165输出低电平的借位信号BOUTB。

图21是例示可以应用于本发明的写入驱动器的示图。

参见图21，写入驱动器400可以包括电流控制部410、电流驱动部420以及选择部430。

电流控制部410被配置成接收要编程的数据DATA，并且在写入使能信号WDEN被激活时，根据第一写入控制信号RESETEN和第二写入控制信号SETP<0:3>的码组合来对控制节点N1的电压电平进行控制。受第二写入控制信号SETP<0:3>控制的多个NMOS晶体管被选择性地导通并对控制节点N1的电压电平进行控制。受第一写入控制信号RESETEN控制的NMOS晶体管在第一写入控制信号RESETEN被激活时导通，并且对控制节点N1的电压电平进行控制。

第二写入控制信号SETP<0:3>是周期性更新的信号，并且第一写入控制信号RESETEN是以脉冲形式输入的信号。

电流驱动部420被配置成对具有与控制节点N1的电压电平相对应的幅度的驱动编程电流脉冲I_PGM进行驱动。电流驱动部420可以将电流脉冲I_PGM驱动到输出节点N2。编程电流脉冲I_PGM可以分成与第一写入控制信号RESETEN相对应的第一编程电流脉冲和与第二写入控制信号SETP<0:3>相对应的第二编程电流脉冲。

选择部430被配置成将由电流驱动部420驱动的编程电流脉冲I_PGM输出到与多个位线选择开关控制信号YSW<0:m>相对应的位线BL0至BLm。

图22是解释根据本发明实施例的连续编程操作的时序图。图22示出执行缓冲的重写入的情况，并将再次参见图9来描述图22。

在开始编程操作之前，编程地址CA<0>、地址设定信号CASETP、数据计数信号DC<1:9>以及数据设定信号DCSETP被提前输入并被储存在寄存器中。

此后，随着施加编程命令PGM，控制器300产生编程使能信号PGMP和设定信号BPSETP，并且连续编程脉冲发生单元250传输未修改的编程使能信号PGMP作为连续编程使能信号BPGMP。连续编程脉冲发生单元250的时段设定部251将连续时段使能信号BPGMEN使能。

根据计数使能信号BCNTINB来驱动计数单元230，对由初始值设定单元220设定的初始计数信号WC<0:y>递减计数并输出计数信号DW<0:y>。

在初始编程操作中，连续编程脉冲发生单元230使编程使能信号PGMP通过，通过所得的第一写入控制信号RESETEN和第二写入控制信号SETP<0:3>来执行初次的缓冲的重写入。

也就是说，编程脉冲发生模块100的初始脉冲发生单元110产生内部时钟使能信号IPWEN。在从内部时钟使能信号IPWEN产生内部时钟ICK之后，通过计数预定的时间来产生计数码Q<0:3>，并在完成计数时产生时段设定信号QSSETP。

复位脉冲发生单元120响应于编程使能信号PGMP而将第一写入控制信号RESETEN使能，并且随着通过将时段设定信号QSSETP延迟预定义的时间所产生的复位信号IRSTP被使能，将第一写入控制信号RESETEN禁止。在第一写入控制信号RESETEN被使能的时段期间，从写入驱动器400产生编程电流并提供编程电流至位线BL0。

淬灭脉冲发生单元130响应于时段设定信号QSSETP而产生计数使能信号CKEN(CNTENB)以及内部时钟QSCK。另外，相应地，淬灭脉冲发生单元130产生具有不同使能时段的第二写入控制信号SETP<0:3>。如果完成第二写入控制信号SETP<0:3>的产生，则淬灭脉冲完成信号QSND被禁止，并且随着复位信号QSRSTP相应地被使能，输出编程完成信号PGMNDP。在这种情况下，随着根据第二写入控制信号SETP<0:3>的使能时段来顺序减弱写入驱动器400的电流驱动力，将淬灭脉冲提供给存储器单元。

在将初始时间编程操作提供给连续编程控制电路200之后，产生编程完成信号PGMNDP。此后，每次计数单元230将初始值递减计数到0时，输出编程完成信号PGMNDP作为连续编程使能信号BPGMP，使得将编程操作执行预定的连续编程次数。

因此，因为可以同时记录2至256字(4至512字节)的数据，所以可以改善缓冲的编程或缓冲的重写入的效率。

尽管以上已经描述了某些实施例，对于本领域的技术人员可以理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的半导体存储装置及其连续编程控制电路和编程方法。更确切地说，应该只根据结合以上描述和附图的所附权利要求来限定本文描述的半导体存储装置及其连续编程控制电路和编程方法。

Claims (28)

1.一种半导体存储装置，包括：

编程脉冲发生模块，所述编程脉冲发生模块被配置成响应于编程使能信号而产生写入控制信号和编程完成信号；

连续编程控制电路，所述连续编程控制电路被配置成响应于所接收的编程地址和数据计数信号而产生连续编程使能信号作为缓冲的编程命令或缓冲的重写入命令；以及

控制器，所述控制器被配置成响应于所述连续编程使能信号而产生所述编程使能信号，

其中，根据预定的连续编程次数来将所述连续编程使能信号使能。

2.如权利要求1所述的半导体存储装置，

其中，每次所述连续编程使能信号被使能时所述控制器产生所述编程使能信号，以及

其中，每次所述编程使能信号被使能时所述编程脉冲发生模块产生所述写入控制信号，并且当完成产生所述写入控制信号的操作时产生所述编程完成信号。

3.如权利要求1所述的半导体存储装置，其中，所述连续编程控制电路根据所述编程地址和所述数据计数信号来设定所述连续编程次数。

4.如权利要求3所述的半导体存储装置，其中，所述连续编程控制电路根据所述编程地址中的列地址的最低位是偶数还是奇数以及所述数据计数信号的最低位是偶数还是奇数，来设定所述连续编程次数。

5.如权利要求3所述的半导体存储装置，其中，所述连续编程控制电路响应于所述编程完成信号根据所述连续编程次数，经由计数操作来产生所述连续编程使能信号。

6.如权利要求3所述的半导体存储装置，其中，在执行最终连续编程时所述连续编程控制电路产生连续编程结束信号，并将所述连续编程结束信号提供给所述控制器。

7.如权利要求3所述的半导体存储装置，其中，当所述数据计数信号超出连续编程的预定最大次数时，所述连续编程控制电路产生错误信号，并将所述错误信号提供给所述控制器。

8.如权利要求1所述的半导体存储装置，还包括：

写入驱动器，所述写入驱动器被配置成产生与所述写入控制信号和编程数据相对应的编程电流到存储模块。

9.如权利要求8所述的半导体存储装置，

其中，每次所述连续编程使能信号被使能时，所述编程脉冲发生模块产生所述写入控制信号，以及

其中，所述写入驱动器通过预设的编程单元与位线连接，并同时接收要编程的多个数据，以及根据所述编程地址来驱动所述写入驱动器，并且所述写入驱动器将数据编程到所述存储模块。

10.如权利要求8所述的半导体存储装置，其中，所述存储模块包括以电流驱动方案记录和感测数据的多个存储器单元。

11.一种半导体存储装置，包括：

编程脉冲发生模块，所述编程脉冲发生模块被配置成响应于编程地址和数据计数信号而产生连续编程使能信号，并且根据响应于所述连续编程使能信号产生的编程使能信号来输出写入控制信号；以及

写入驱动器，所述写入驱动器被配置成将响应于所述写入控制信号产生的编程脉冲提供给存储模块，

其中，根据预定的连续编程次数来将所述连续编程使能信号使能。

12.如权利要求11所述的半导体存储装置，其中，所述编程脉冲发生模块在产生所述写入控制信号之后产生编程完成信号，并且响应于所述编程完成信号而产生所述连续编程使能信号。

13.如权利要求11所述的半导体存储装置，其中，所述写入控制信号包括用于对具有第一电平的数据编程的第一写入控制信号和用于对具有第二电平的数据编程的第二写入控制信号。

14.一种连续编程控制电路，

其中，所述连续编程控制电路与编程脉冲发生模块连接，所述编程脉冲发生模块响应于根据连续编程使能信号产生的编程使能信号而产生编程完成信号，以及

其中，所述连续编程控制电路根据编程地址与数据计数信号来设定连续编程次数，并根据所述连续编程次数来产生所述连续编程使能信号。

15.如权利要求14所述的连续编程控制电路，其中，根据所述连续编程次数经由计数操作来产生所述连续编程使能信号。

16.如权利要求14所述的连续编程控制电路，其中，所述连续编程控制电路包括：

编程次数确定单元，所述编程次数确定单元被配置成响应于所述编程地址和所述数据计数信号而输出与所述连续编程次数相对应的确定信号；

初始值设定单元，所述初始值设定单元被配置成响应于所述数据计数信号和所述确定信号而产生初始计数信号；

计数单元，所述计数单元被配置成接收所述初始计数信号，响应于所述编程完成信号而执行计数，以及在每个计数操作中产生计数信号；以及

连续编程脉冲发生单元，所述连续编程脉冲发生单元被配置成响应于所述计数信号、所述编程使能信号以及所述编程完成信号，在连续编程时段期间输出所述连续编程使能信号。

17.如权利要求16所述的连续编程控制电路，其中，所述编程次数确定单元根据所述编程地址中的列地址的最低位是偶数还是奇数以及所述数据计数信号的最低位是偶数还是奇数，来输出所述确定信号。

18.如权利要求16所述的连续编程控制电路，其中，当所述数据计数信号超出连续编程的预定最高次数时，所述编程次数确定单元输出错误信号。

19.如权利要求16所述的连续编程控制电路，其中，所述计数单元从所述初始计数信号开始执行递减计数。

20.如权利要求16所述的连续编程控制电路，其中，所述连续编程脉冲发生单元包括：

时段设定部，所述时段设定部被配置成响应于所述计数信号和所述编程完成信号而产生连续时段使能信号；以及

脉冲输出部，所述脉冲输出部被配置成响应于所述连续时段使能信号而选择所述编程使能信号或所述编程完成信号中的一个，并输出所述连续编程使能信号。

21.如权利要求20所述的连续编程控制电路，还包括：

模式确定单元，所述模式确定单元被配置成响应于所述计数信号和所述连续时段使能信号而产生连续编程结束信号。

22.如权利要求14所述的连续编程控制电路，其中，所述连续编程控制电路通过所述编程使能信号来产生写入控制信号，并且将所述写入控制信号提供给写入驱动器。

23.一种半导体存储装置的编程方法，包括以下步骤：

将数据输入到具有编程脉冲发生模块的半导体存储装置；

通过所述编程脉冲发生模块，根据编程地址和数据计数信号来确定连续编程次数；

通过所述编程脉冲发生模块，根据所述连续编程次数重复地产生编程使能信号；以及

通过写入驱动器，响应于所述编程使能信号来将所述数据编程到存储模块中的选中的区域。

24.如权利要求23所述的半导体存储装置的编程方法，

其中，根据响应于所述编程使能信号产生的写入控制信号，将所述数据编程到所述存储模块中的选中的区域，以及

其中，所述方法还包括以下步骤：

在产生所述写入控制信号之后，由所述编程脉冲发生模块输出编程完成信号。

25.如权利要求24所述的半导体存储装置的编程方法，其中，根据响应于所述编程完成信号产生的连续编程使能信号，来产生所述编程使能信号。

26.如权利要求23所述的半导体存储装置的编程方法，其中，重复产生所述编程使能信号的步骤包括以下步骤：

响应于根据所述编程地址和所述数据计数信号产生的确定信号而产生初始计数信号；

响应于所述初始计数信号而执行计数；以及

每次执行所述计数时产生所述编程使能信号。

27.如权利要求26所述的半导体存储装置的编程方法，其中，执行所述计数的步骤包括以下步骤：

执行从所述初始计数信号开始的递减计数。

28.如权利要求23所述的半导体存储装置的编程方法，其中，确定所述连续编程次数的步骤还包括：根据所述编程地址中的列地址的最低位是偶数还是奇数以及所述数据计数信号的最低位是偶数还是奇数，来确定所述连续编程次数。