CN103065973A - 在Si基上制备InP基n-MOS器件的方法 - Google Patents

Abstract

一种在Si基上制备InP基n-MOS器件的方法，包括以下步骤：在硅衬底上生长二氧化硅层；采用光刻和RIE方法在二氧化硅层上沿着硅衬底的方向刻蚀出多个沟槽；分别用piranha、SC₂、HF和去离子水清洗，除去沟槽底部剩余的二氧化硅层，露出硅衬底；采用低压MOCVD的方法，在沟槽内依次生长P型InP缓冲层、P型GaInAs缓冲层和GaInAs沟道层；采用化学抛光的方法，将超出沟槽的GaInAs沟道层抛光，抛光至与二氧化硅层齐平；采用离子注入的方法在GaInAs沟道层的两端制备两个N+高掺杂区，并用金属引出两个源极和漏极，形成基片；采用原子束沉积的方法，在基片的上表面覆盖一层Al₂O₃绝缘层；在源极和漏极之间的Al₂O₃绝缘层上制备栅极，完成InP基的n-MOS器件的制备。

Description

在Si基上制备InP基n-MOS器件的方法

技术领域

本发明涉及一种将MOCVD和高深宽比沟槽限制技术(Aspect RatioTrapping，ART)结合起来，在Si基上制备InP基n-MOS器件的方法。

背景技术

而随着集成度的不断提高，集成电路技术发展到22纳米技术节点及以下时，硅集成电路技术在速度、功耗、集成度、可靠性等方面将受到一系列基本物理问题和工艺技术问题的限制，并且昂贵的生产线建设和制造成本使集成电路产业面临巨大的投资风险，硅基集成面临着巨大的挑战。传统的通过减小器件尺寸来提高集成度的方法已经达到极限，因此通过增强MOS器件的沟道迁移率来提高器件速度成为今年来的研究热点，而首先要做的就是在传统CMOS上集成III-V族高迁移率材料。

III-V族半导体的电子迁移率远大于硅(GaAs、InAs的电子迁移率分别可达到9000cm²/(V·s)、40000cm²/(V·s)，而硅的只有1300cm²/(V·s))，并且它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究，已成为近期全球微电子领域的前言和热点。

在Si衬底上外延高质量的III-V族半导体材料是制备Si基高迁移率器件的前提，但是InP材料与Si的晶格失配较大，热适配较大，因此在异质外延时会产生大量的位错，位错对载流子的散射作用，严重影响了载流子的迁移率，并且降低了器件的工作性能和寿命。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Ant i-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。在Si基制备III-V族器件必须首先解决外延中的这两个问题。

发明内容

本发明的目的在于，提供一种在Si基上制备InP基n-MOS器件的方法，该方法可以在Si基上制备InP基的n-MOS器件器件，该类型的n-MOS器件可以与传统硅工艺兼容，极大提高器件速率，降低功耗。该方法使用MOCVD生长技术，通过改变原料并结合高深宽比沟槽限制技术，抑制了InP/Si界面失配位错的产生和APD向在垂直方向向外延层的延伸，从而得到高质量的InP外延层，进而在沟道内高质量外延层上设计制作高迁移率n-MOS器件。

本发明提供一种在Si基上制备InP基n-MOS器件的方法，包括以下步骤：

步骤1：在硅衬底上生长二氧化硅层；

步骤2：采用光刻和RIE方法在二氧化硅层上沿着硅衬底的<110>方向刻蚀出多个沟槽；

步骤3：分别用piranha、SC₂、HF和去离子水清洗，除去沟槽底部剩余的二氧化硅层，露出硅衬底；

步骤4：采用低压MOCVD的方法，在沟槽内依次生长P型InP缓冲层、P型GaInAs缓冲层和GaInAs沟道层；

步骤5：采用化学抛光的方法，将超出沟槽的GaInAs沟道层抛光，抛光至与二氧化硅层齐平；

步骤6：采用离子注入的方法在GaInAs沟道层的两端制备两个N+高掺杂区，并用金属引出两个源极和漏极，形成基片；

步骤7：采用原子束沉积的方法，在基片的上表面覆盖一层Al₂O₃绝缘层；

步骤8：在源极和漏极之间的Al₂O₃绝缘层上制备栅极，完成InP基的n-MOS器件的制备。

本发明的特点是：

1、用金属有机物化学气相外延与高深宽比沟槽限制的方法结合，在Si衬底生长高质量的GaAs异质外延层，使GaAs/Si界面的失配位错和反相畴边界截止在SiO₂壁上。

2、通过改变生长原料，降低生长温度，优化生长速率等其他参数，减少异质界面的缺陷，提高外延层的质量。

3.在高质量的InP外延层上进一步设计制备高电子迁移率n-MOS器件。

附图说明

为进一步说明本发明的具体技术内容，以下结合实例及附图详细说明如后，其中：

图1为本发明的制备流程图；

图2-图8为本发明各步骤的生长结构示意图。

具体实施方式

请参阅图1、图2-图8所示，本发明提供一种在Si基上制备InP基n-MOS器件的方法，包括以下步骤：

步骤1：在硅衬底1上生长二氧化硅层2(参阅图2)，该硅衬底1为p型高阻(001)硅，可以减少所制备器件的在垂直方向的漏电，提高器件稳定性；所述二氧化硅层2的厚度为500nm-1000nm，二氧化硅层提供绝缘介质层，用于材料的选区生长；

步骤2：采用光刻和RIE方法在二氧化硅层2上沿着硅衬底的<110>方向刻蚀出多个沟槽3(参阅图3)，该沟槽3的宽度为200-300nm，刻蚀深宽比大于2，既要满足对位错延伸的限制，同时满足下一步器件结构的要求；

步骤3：分别用piranha、SC2、HF和去离子水清洗，除去沟槽3底部剩余的二氧化硅层2，露出硅衬底1(参阅图4)，沟槽底部的二氧化硅残余，不利于InP在沟槽内的成核，严重影响材料的生长质量，必须完全去除；

步骤4：采用低压MOCVD的方法，在沟槽3内依次生长P型InP缓冲层4、P型GaInAs缓冲层5和GaInAs沟道层6(参阅图5)，InP缓冲层为器件结构的生长提供晶格匹配和结晶基础，可以在高质量的InP缓冲层上外延的到好的器件结构；

所述采用低压MOCVD的方法，在沟槽3内依次生长P型InP缓冲层4、P型GaInAs缓冲层5和GaInAs沟道层6的生长压力为100mBar，以三乙基铟、磷烷，叔丁基二氢砷、三乙基镓、三甲基铝和硅烷作为原料。MOCVD技术是在工业生产中广泛应用，采用MOCVD生长技术有利于本专利的工业化转化；采用低压生长的方法，更有利于材料的结晶成核，从而得到高质量的外延层；以上选用的原材料，有更低的分解温度，可以实现低温的成核生长，可以有效抑制位错和反相畴的产生；

所述在沟槽3内生长P型InP缓冲层4时，生长温度在450-550℃之间，生长速率为0.1-0.5nm/s，该中P型InP缓冲层4和P型GaInAs缓冲层5均采用DEZn掺杂，在MOCVD技术的III-V族材料生长中，锌原子可以取代III族原子，起到受主杂质的作用，并且锌掺杂没有记忆效应，有利于的到好的器件浓度突变；

其中该P型GaInP缓冲层5的厚度为450-550nm，掺杂浓度为4*10¹⁷/cm³，为P型沟道层的生长提供缓冲层，原子配比为Ga_0.47In_0.53，此原子配比下的材料晶格常数与InP完全匹配，可以得到好的材料外延质量；

其中GaInAs沟道层6的厚度为250-350nm，掺杂浓度为1*10¹⁷/cm³，为轻掺杂，在不加栅压时为P型，沟道关闭，栅极加偏压后，产生反型层从而沟道导通。原子配比为Ga_0.47In_0.53，与缓冲层原子配比相同，从而与缓冲层具有相同的能带宽度和晶格常数，使沟道材料质量更好，从而得到更高的电子迁移率；

步骤5：采用化学抛光的方法，将超出沟槽3的GaInAs沟道层6抛光，抛光至与二氧化硅层齐平(参阅图5)，以达到表面平整化，使沟槽表面粗糙度小于2nm，表面平整化是光刻，刻蚀，介质沉积以及电极制备等下一步器件制备工艺的关键要求；

步骤6：采用离子注入的方法在GaInAs沟道层6的两端制备两个N+高掺杂区7(参阅图5、8)，并用金属引出两个源极8和漏极9(参阅图6)，该源极8和漏极9的材料为Au/Ge/Ni，以形成基片，采用Au/Ge/Ni作为器件的电极，可以与沟道材料形成良好的欧姆接触，减小接触电阻，达到更高的器件性能；其中该N+高掺杂区7的掺杂源为Si，Si掺杂浓度为1*10¹⁹/cm³，Si在GaInAs沟道材料中主要替代Ga原子和In原子，表现为施主掺杂，从而可以得到n型区，从而在沿着沟槽方向得到n-MOS器件要求n-p-n结构，并且高的掺杂浓度可以缩小p-n结的结宽，从而得到更高性能的n-MOS器件。

步骤7：采用原子束沉积的方法，在基片的上表面覆盖一层Al₂O₃绝缘层10(参阅图7)，该Al₂O₃绝缘层10的厚度为6-10nm，采用原子束沉积，可以在基片表面形成良好的介质层，并且Al₂O₃具有高的介电常数，从而可以使绝缘介质层做的很薄，而且能够满足得到小的栅极漏电电流的要求，是高迁移率n-MOS器件制备的关键；

步骤8：在源极8和漏极9之间的Al₂O₃绝缘层10上制备栅极11(参阅图8)，栅极11的材料为Ni/Au，Ni/Au与Al2O3拥有良好的附着性，从而可以的到接触较好的栅极材料，完成InP基的n-MOS器件的制备。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种在Si基上制备InP基n-MOS器件的方法，包括以下步骤：

步骤1：在硅衬底上生长二氧化硅层；

步骤2：采用光刻和RIE方法在二氧化硅层上沿着硅衬底的<110>方向刻蚀出多个沟槽；

步骤3：分别用piranha、SC₂、HF和去离子水清洗，除去沟槽底部剩余的二氧化硅层，露出硅衬底；

步骤4：采用低压MOCVD的方法，在沟槽内依次生长P型InP缓冲层、P型GaInAs缓冲层和GaInAs沟道层；

步骤5：采用化学抛光的方法，将超出沟槽的GaInAs沟道层抛光，抛光至与二氧化硅层齐平；

步骤6：采用离子注入的方法在GaInAs沟道层的两端制备两个N+高掺杂区，并用金属引出两个源极和漏极，形成基片；

步骤7：采用原子束沉积的方法，在基片的上表面覆盖一层Al₂O₃绝缘层；

步骤8：在源极和漏极之间的Al₂O₃绝缘层上制备栅极，完成InP基的n-MOS器件的制备。

2.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中硅衬底为p型高阻(001)硅，二氧化硅层的厚度为500nm-1000nm，沟槽的宽度为200-300nm。

3.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中采用低压MOCVD的方法，在沟槽内依次生长P型InP缓冲层、P型GaInAs缓冲层和GaInAs沟道层的生长压力为100mBar，以三乙基铟、磷烷，叔丁基二氢砷、三乙基镓、三甲基铝和硅烷作为原料。

4.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中在沟槽内生长P型InP缓冲层时，生长温度在450-550℃之间，生长速率为0.1-0.5nm/s。

5.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中P型InP缓冲层和P型GaInAs缓冲层均采用DEZn掺杂。

6.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中P型GaInP缓冲层的厚度为450-550nm，掺杂浓度为4*10¹⁷/cm³，原子配比为Ga_0.47In_0.53。

7.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中GaInAs沟道层的厚度为250-350nm，掺杂浓度为1*10¹⁷/cm³，原子配比为Ga_0.47In_0.53。

8.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中N+高掺杂区的掺杂源为Si，Si掺杂浓度为1*10¹⁹/cm³。

9.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中该Al₂O₃绝缘层的厚度为610nm。

10.根据权利要求1所述的在Si基上制备InP基n-MOS器件的方法，其中源极和漏极的材料为Al，栅极的材料为Ni/Au。

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