CN103021950A - 基于阻变栅介质的嵌入式存储器的制备方法 - Google Patents
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Abstract
本发明属嵌入式存储器技术领域，涉及一种基于阻变栅介质的嵌入式存储器的制备方法。该方法中，包括步骤：完成伪栅制备后构图形成选通管以及编程管的源极和漏极；通过自对准工艺形成金属硅化物接触，并去除伪栅和牺牲层；构图淀积形成编程管的栅极部分；构图淀积形成选通管的栅极部分；形成层间介质以及钨栓塞；以及形成铜互连后端结构中的铜引线和铜通孔。本发明方法易于与CMOS铜互连前端工艺兼容，相对简单、成本低廉，所制备的嵌入式存储器尤其适用于一次性编程器件或多次编程器件。
Description
技术领域
本发明属于嵌入式存储器技术领域，具体涉及包括选通管和编程管的1.5T(Transistor，晶体管)存储单元结构，具体涉及基于阻变栅介质的嵌入式存储器的制备方法，尤其涉及基于阻变栅介质的存储单元与标准CMOS HfOx高k/金属栅-后栅兼容的集成方法。
背景技术
阻变材料在电信号的作用下能实现高电阻状态(High ResistanceState，HRS)和低电阻状态(Low Resistance State，LRS)之间的可逆转换，从而现实存储功能。阻变材料主要用于电阻型存储器，其中基于二元金属氧化物材料的阻变材料因其成分简单，与标准CMOS工艺兼容等特点备受瞩目，例如，氧化铜、氧化钛、氧化钨或氧化铪等。现今的电阻型存储器基本采用在CMOS集成后端构造金属-阻变材料-金属(MIM)结构，例如基于铜互连工艺中铜引线或铜通孔的氧化铜(CuxO，1＜x≤2)阻变存储器，基于铝互连工艺中钨栓塞的氧化钨(WOx，1＜x≤3)阻变存储器等。可以看到，作为嵌入式存储器的电阻型存储器都基于与其兼容的工艺，从而简化工艺流程，降低制造成本。
为紧随不断等比例缩小(Scaling down)的MOS工艺，铪基栅介质广泛引入高k/金属栅的新型栅极结构，针对此项工艺革新，本发明提出一种基于铪基阻变栅介质的嵌入式存储器的制备方法。
发明内容
本发明要解决的技术问题是，提出一种基于阻变栅介质的嵌入式存储器的制备方法，具体涉及一种与CMOS铜互连前端工艺集成的基于阻变栅介质的嵌入存储器的制备方法。
具体而言，本发明提供的一种基于阻变栅介质的嵌入式存储器的制备方法，包括以下步骤：
完成伪栅制备后构图形成选通管以及编程管的源极和漏极；
通过自对准工艺形成金属硅化物接触，并去除伪栅和牺牲层；
构图淀积形成编程管的栅极部分；
构图淀积形成选通管的栅极部分；
形成层间介质以及钨栓塞；以及
形成铜互连后端结构中的铜引线和铜通孔。
按照本发明提供的基于阻变栅介质的嵌入式存储器的制备方法的一实施例，其中，所述选通管的栅极部分包括高k栅介质层、功函数调节层和金属栅，其中所述功函数调节层位于所述金属栅与所述高k栅介质层之间。
优选地，所述编程管或选通管的栅极部分还包括用于优化栅极部分与硅衬底的接触界面的硅化物介质层。
优选地，所述选通管的栅极部分与所述编程管的栅极部分相同，所述构图淀积形成编程管的栅极部分的步骤与构图淀积形成选通管的栅极部分的步骤同步地完成。
优选地，所述选通管的栅极部分包括高k栅介质层，所述高k栅介质层与所述编程管的栅极部分的具有阻变存储特性的介质层相同。
优选地，所述铜互连后端结构为32纳米节点工艺或者32纳米以下节点的铜互连工艺制备形成。
本发明在一实例中，所述具有阻变存储特性的栅介质层是铪基氧化物。
具体的，所述铪基氧化物是HfOx、HfSiON或者HfAlO，其中，1＜x≤2。
较佳地，所述铪基氧化物通过原子层淀积、反应溅射或等离子氮化的方法制备形成。
较佳地，所述高k栅介质层是k值范围在20-25之间的铪基介质材料。
较佳地，所述高k栅介质层是HfOx、HfSiON、HfAlO、HfTaON或者HfyZr1-yO，其中，1＜x≤2，0＜y＜1。
本发明中，可选地，所述铪基介质材料可以通过原子层淀积、反应溅射或等离子氮化的方法制备形成。
可选地，所述功函数调节层可以是Al、Ni、Au、W、Ru、Ti、Zr、Ta或TiN。
可选地，所述金属栅可以是多晶硅、Al、W、Cu、TaN、Ta、TiN、Ti、Ni或Co。
较佳地，所述铜互连后端结构采用双大马士革工艺制备形成。
较佳地，所述选通管的源极/漏极与所述编程管的漏极/源极共用。
本发明的技术效果是，包括具有阻变存储特性的介质层栅极部分的编程管可以与选通管在CMOS前端工艺中制备形成，从而实现了该存储器可以与CMOS铜互连前端工艺兼容。该制备方法相对简单、成本低廉，该嵌入式存储器尤其适用于一次性编程器件或多次编程器件。
附图说明
图1是按照本发明一实施例提供的基于阻变栅介质的嵌入式存储器结构示意图；
图2是完成伪栅制备并形成选通管、编程管的源极和漏极后的结构示意图；
图3是通过自对准工艺形成金属硅化物接触、并去除伪栅和牺牲层后的结构示意图；
图4是淀积形成编程管的栅极部分后的结构示意图；
图5是淀积形成选通管的栅极部分后的结构示意图；
图6是在层间介质(PMD)中开孔形成钨栓塞的结构示意图；
图7是基于绝缘衬底上的硅(Silicon-On-Insulator，SOI)制备的基于阻变栅介质的嵌入式存储器结构实施例示意图。
具体实施方式
在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。在图中，为了清楚放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。
在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例图示中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。
在本文中，“栅极部分”是指MOS管中沟道衬底之上的部分，其具体可以为栅极以及栅极与沟道衬底之间的功能层(例如，栅介质层)。
图1所示为本发明一实施例提供的基于阻变栅介质的嵌入式存储器结构示意图。在该实施例中，基于阻变栅介质的嵌入式存储器集成于铜互连前端工艺中。嵌入式存储器器件主要由编程管300和选通管400组成，编程管300和选通管400均采用后栅(gate-last)工艺技术形成。选通管400的漏极与编程管300的源极相连，或更佳地，这两者共源漏极，如图1所示，202既为选通管400的漏极、也为编程管300的源极；编程管300的另一极为漏极201。在又一实施例中，202既为选通管400的源极也为编程管300的漏极，201为编程管300的源极。编程管300的栅极部分在伪栅和硅化物牺牲层去除后形成，其栅极部分在图1中放大地进行了示意，栅极部分的各层结构包括但不限于硅化物介质层、具有阻变存储特性的介质层、功函数调节层和金属栅。
在编程管300栅极中，其中硅化物介质层主要为优化栅极部分与硅衬底的接触界面，在其它实例中(例如栅极部分与硅衬底的接触界面要求不高的情况下)可以省略，若引入则厚度可以小于或等于1nm，其可以是SiO2或SiON等介质材料；具有阻变存储特性的介质层是HfOx(1＜x＜2)、HfSiON或HfAlO等的铪基氧化物，制备方法是原子层淀积、反应溅射或者等离子氮化等；引入功函数调节层主要是为了协调控制NMOS和/或PMOS的阈值电压，其对应材料可以为Al、Ni、Au、W、Ru、Ti、Zr、Ta或TiN等；金属栅的材料可以是多晶硅、Al、W、Cu、TaN、Ta、TiN、Ti、Ni或Co等导电材料。
选通管400的栅极部分也是在伪栅和硅化物牺牲层去除后形成，其栅极部分在图1中放大地进行了示意，在选通管400的栅极中，栅极部分的各层结构包括但不限于硅化物介质层、高k栅介质层、功函数调节层和金属栅。硅化物介质层主要为优化栅极部分与硅衬底的接触界面，在其它实例中(例如栅极部分与硅衬底的接触界面要求不高的情况下)可以省略，若引入则厚度可以小于或等于1nm，其具体可以是SiO2或SiON等介质材料；高k栅介质层是HfOx(其中1＜x≤2)、HfSiON、HfAlO、HfTaON或HfyZr1-yO(其中0＜y＜1)等k值约为20-25的铪基介质材料，厚度约为5-6nm，其可以采用原子层淀积、反应溅射或者等离子氮化等方法制备形成。
优选地，若存储单元性能允许(例如，操作电压合适、高低阻窗口大于或等于5倍，可擦写次数大于或等于1000次等)，编程管300中的具有阻变性能的栅介质层和选通管400中的高k栅介质层可以选用同一种材料，或者/并且具有相同的厚度，也即在此种情况下，选通管400的高k栅介质层也具有阻变存储特性，同时兼具高k特性和阻变存储特性，例如材料HfOx(其中1＜x≤2)、HfSiON或HfAlO等。因此，在此情况下，编程管300中的具有阻变性能的栅介质与选通管400中的高k栅介质层可以同步地沉积并构图形成，从而可省去一块掩膜版，易于实现存储单元与标准逻辑工艺完全兼容。
选通管400栅极引入功函数调节层主要是为了协调控制NMOS和/或PMOS的阈值电压，对应其材料可以选自于Al、Ni、Au、W、Ru、Ti、Zr、Ta或TiN等；金属栅的材料可以是多晶硅、Al、W、Cu、TaN、Ta、TiN、Ti、Ni或Co等导电材料。
继续参阅图1，在编程管300和选通管400等MOS管的前端工艺制备完成后，可以继续形成钨栓塞及其它铜互连后端工艺结构。
图2至图6所示以结构示意图示意说明了本发明实施例基于阻变栅介质的嵌入式存储器的集成方法。以下具体结合图2至图6对该发明的方法进行说明。
步骤S10，完成伪栅制备后构图形成选通管和编程管的源极和漏极。
如图2所示，图2所示为采用常规CMOS-后栅工艺制备完成伪栅(dummy gate)、进行源漏极制作后的结构示意图。在该实施例中，优选地，采用常规的后栅(gate-last)工艺。000为P型重掺杂(P+)的硅衬底；001为P-的硅外延层；P-阱100形成于P-外延层001中，用于器件隔离，防止短沟道等效应；浅槽隔离101(STI)可以采用SiO2填充，用于进一步实现隔离；201为NMOS编程管的漏极，在操作时处于浮空状态；202为编程管和选通管的共源漏极(在该实施例中，202既用作编程管的源极、又用作选通管的漏极)；此处伪栅采用多晶硅伪栅。
进一步，步骤S20，通过自对准工艺形成金属硅化物接触，并去除伪栅和硅化物牺牲层203。
如图3所示，具体可以通过溅射和快速热退火等方法形成自对准的金属硅化物，如NiSi等，其作为钨栓塞与源漏极之间的接触层，有利于降低接触电阻；退火完后去除多余的金属；之后再利用含氟气体(SF6+CHF3)通过反应离子刻蚀去除多晶硅伪栅，并利用氢氟酸湿法刻蚀将硅化物牺牲层去除。
进一步，步骤S30，通过掩膜版光刻形成编程管栅极图形，并进行栅极部分的淀积。
参阅图4，图4所示为完成编程管300的栅极淀积后的剖面结构示意图。在一实施例中，考虑到具有阻变存储特性的介质层可能与一般高k栅介质层在成分、厚度或制备方法等方面有所差别，因而可能需要增加一块掩膜版专门定义编程管300的栅极，利用光刻形成图形，如图4中光刻胶301所示图形。以上步骤S30可以通过以下具体步骤完成：
S301，利用掩膜光刻形成用于形成编程管栅极的图形。
利用专门定义编程管300的栅极的掩膜版形成光刻图形(如图4中的301)，从而构图形成编程管的栅极。
S302，淀积硅化物介质层。
参考图4中编程管300所示，硅化物介质层主要为优化栅极部分与硅衬底的接触界面，在其它实例中(例如栅极部分与硅衬底的接触界面要求不高的情况下)可以省略，若引入硅化物介质层，其厚度可以小于或等于1nm；硅化物介质层可以是SiO2或SiON等介质材料，主要通过热氧化等方法形成。
S303，淀积具有阻变特性的介质层。
参考图4的中编程管300所示，具有阻变特性的介质层既充当编程管300的栅介质层又充当存储层的功能。具有阻变特性的介质层可以是HfOx(1＜x≤2)、HfSiON或HfAlO等铪基氧化物，厚度约为5-10nm，制备方法可以是原子层淀积、反应溅射或者等离子氮化等，该阻变栅介质阻变性能因制备方法不同而有所差异，根据Y.S.Chen等人在IEDM上报告的题为“Highly Scalable Hafnium Oxide Memory with Improvements of ResistiveDistribution and Read Disturb Immunity”的文章，HfOx阻变存储器件的操作电流可以达到小于20微安，高低阻窗口约为10倍，数据保持能力达到150度/10年，具备良好的抗误读误写能力等优异存储性能。但是，需要说明的是，具有阻变特性的介质层的具体材料类型的选择不受本发明实施例限制。
S304，淀积功函数调节层。
参考图4中的编程管300所示，功函数调节层对应材料主要为金属导体，但不限于金属导体，其可以但不限于是Al、Ni、Au、W、Ru、Ti、Zr、Ta或TiN等，其制备方法主要有电子束蒸发、溅射或电镀等。
S305，淀积金属栅。
参考图4中的编程管300所示，与标准CMOS工艺兼容都可以选择作为金属栅材料，其具体可以为多晶硅、Al、W、Cu、TaN、Ta、TiN、Ti、Ni或Co等导电材料，制备方法主要有电子束蒸发、溅射或电镀等。
进一步，步骤S40，通过掩膜版光刻形成选通管栅极图形，并进行栅极部分的淀积。
图5所示为完成选通管栅极淀积后的剖面结果示意图，在该实施例中，步骤S40可以通过以下具体步骤完成：
S401，利用掩膜光刻形成用于形成选通管栅极的图形。
利用专门定义选通管栅极部分的掩膜版来构图形成光刻图形，如图5中光刻胶401所示的图形。
S402，淀积硅化物介质层。
参考图5中的选通管400所示，硅化物介质层主要为优化栅极部分与硅衬底的接触界面，在其它实例中(例如栅极部分与硅衬底的接触界面要求不高的情况下)可以省略，若引入硅化物介质层，其厚度可以小于或等于1nm，其具体可以是SiO2或SiON等介质材料，主要通过热氧化等方法形成。
S403，淀积高k栅介质层。
参考图5中选通管400所示，高k栅介质层具体可以是HfOx(其中1＜x＜2)、HfSiON、HfTaON、HfyZr1-yO(其中0＜y＜1)或HfAlO等k值范围为20-25之间的铪基介质材料，这些材料在32nm及32nm技术节点以下广泛作为high-k栅介质使用，具有低漏电流、高击穿电场及高沟道载流子迁移率等特性；高k栅介质层的制备方法可以是原子层淀积、反应溅射或者等离子氮化等。
S404，淀积功函数调节层。
参考图5中选通管400所示，功函数调节层对应材料主要为金属导体，但不限于金属导体，可以但不限于是Al、Ni、Au、W、Ru、Ti、Zr、Ta或TiN等，制备方法主要有电子束蒸发、溅射或电镀等。
S405，淀积金属栅。
参考图5中选通管400所示，与标准CMOS工艺兼容都可以选择作为金属栅材料，其具体可以为多晶硅、Al、W、Cu、TaN、Ta、TiN、Ti、Ni或Co等导电材料，制备方法主要有电子束蒸发、溅射或电镀等。
进一步，步骤S50，形成钨栓塞。图6所示为形成钨栓塞后的整个器件的剖面结构图。首先淀积刻蚀阻挡层和层间介质502(PMD)，刻蚀阻挡层可以为Si3N4、SiC或其他起到同样作用的材料，PMD层502是指第一层布线与MOS器件之间的介质层，它可以是掺磷的氧化硅(PSG)或SiCOH等low-k介质材料；在PMD层502中形成钨栓塞500和扩散阻挡层501，钨栓塞连接第一层Cu引线和MOS管源极或者漏极。钨栓塞500和PMD层502之间为防止钨扩散而引入扩散阻挡层501，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、Ru或TiZr/TiZrN等；填充钨栓塞500后需要通过化学机械抛光进行平坦化操作。
之后继续完成其他铜互连后端工艺，包括各层铜引线及通孔的形成等步骤，在此不再一一详述。
需要说明的是，以上实施例的铜互连后端工艺中，优选地采用了双大马士革工艺。但是，本发明的与铜互连后端工艺的集成方法并不限于双大马士革工艺，例如，也可以为单大马士革工艺。
以上方法过程中，通过将具有阻变存储特性的材料嵌入到MOS结构的栅极部分中，将编程管等效成MOS电容使用，并实现了逻辑工艺与存储器制造工艺完美兼容，降低制备成本低。同时，在具有阻变存储特性的介质层与沟道间增加硅化物介质层，有利于良好地形成具有阻变存储特性的介质层与硅衬底的接触界面，有助于提高器件性能。另一方面，在优选实施例中，在存储单元性能允许的条件下(例如操作电压合适、高低阻窗口大于或等于5倍，可擦写次数大于或等于1000次等)，编程管的具有阻变存储特性的栅介质层和选通管的高k栅介质层可以选择同样的材料，例如材料HfOx(其中1＜x≤2)、HfSiON或HfAlO等。，此种情况下，可省去一块掩膜版，编程管和选通管的栅极部分同时制备，从而实现与标准逻辑工艺完全兼容。
图7所示为基于绝缘衬底上的硅(Silicon-On-Insulator，SOI)制备的基于阻变栅介质的嵌入式存储器结构实施例示意图。在该实施例中，基于阻变栅介质的嵌入式存储器的制备与基于绝缘衬底上的硅(Silicon-On-Insulator，SOI)集成。参考图7中所示，基于阻变栅介质的嵌入式存储器通过体硅氧化物601进行隔离，此例中提到的SOI包括全耗尽SOI(full-depleted SOI)和半耗尽SOI(partially-depleted SOI)。通过基于SOI的集成方法，可有效克服本发明器件随着器件尺寸不断减小而引起的漏电流或功耗等问题。
以上例子主要说明了本发明的工艺集成的方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。
Claims (17)
1.一种基于阻变栅介质的嵌入式存储器的制备方法，所述存储器包括选通管和编程管，所述编程管的栅极部分包括具有阻变存储特性的介质层，其特征在于，包括以下步骤：
完成伪栅制备后构图形成选通管以及编程管的源极和漏极；
通过自对准工艺形成金属硅化物接触，并去除伪栅和牺牲层；
构图淀积形成编程管的栅极部分；
构图淀积形成选通管的栅极部分；
形成层间介质以及钨栓塞；以及
形成铜互连后端结构中的铜引线和铜通孔。
2.根据权利要求1所述的方法，其特征在于，所述编程管的栅极部分包括具有阻变存储特性的介质层、功函数调节层和金属栅，其中，所述功函数调节层位于所述金属栅与所述具有阻变存储特性的介质层之间。
3.根据权利要求1所述的方法，其特征在于，所述选通管的栅极部分包括高k栅介质层、功函数调节层和金属栅，其中，所述功函数调节层位于所述金属栅与所述高k栅介质层之间。
4.根据权利要求2或3所述的方法，其特征在于，所述编程管或选通管的栅极部分还包括用于优化栅极部分与硅衬底的接触界面的硅化物介质层。
5.根据权利要求1所述的方法，其特征在于，所述选通管的栅极部分与所述编程管的栅极部分相同，所述构图淀积形成编程管的栅极部分的步骤与构图淀积形成选通管的栅极部分的步骤同步地完成。
6.根据权利要求5所述的方法，其特征在于，所述选通管的栅极部分包括高k栅介质层，所述高k栅介质层与所述编程管的栅极部分的具有阻变存储特性的介质层相同。
7.根据权利要求1所述的方法，其特征在于，所述铜互连后端结构为32纳米节点工艺或者32纳米以下节点的铜互连工艺制成。
8.根据权利要求1所述的方法，其特征在于，所述具有阻变存储特性的栅介质层是铪基氧化物。
9.根据权利要求8所述的方法，其特征在于，所述铪基氧化物是HfOx、HfSiON或者HfAlO，其中，1＜x≤2。
10.根据权利要求8或9所述的方法，其特征在于，所述铪基氧化物通过原子层淀积、反应溅射或等离子氮化的方法制备形成。
11.根据权利要求3或6所述的方法，其特征在于，所述高k栅介质层是k值范围在20-25之间的铪基介质材料。
12.根据权利要求11所述的方法，其特征在于，所述高k栅介质层是HfOx、HfSiON、HfAlO、HfTaON或者HfyZr1-yO，其中，1＜x≤2，0＜y＜1。
13.根据权利要求11或12所述的方法，其特征在于，所述铪基介质材料通过原子层淀积、反应溅射或等离子氮化的方法制成。
14.根据权利要求2或3所述的方法，其特征在于，所述功函数调节层是Al、Ni、Au、W、Ru、Ti、Zr、Ta或TiN。
15.根据权利要求2或3所述的方法，其特征在于，所述金属栅是多晶硅、Al、W、Cu、TaN、Ta、TiN、Ti、Ni或Co。
16.根据权利要求1或5所述的方法，其特征在于，所述铜互连后端结构采用双大马士革工艺制成。
17.根据权利要求1所述的方法，其特征在于，所述选通管的源极/漏极与所述编程管的漏极/源极共用。
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