CN103021828A - 用于制造电极结构的方法 - Google Patents

Abstract

本发明公开了用于制造电极结构的方法。一种用于制造具有电极结构的半导体器件的方法包括：提供半导体本体，该半导体本体具有第一表面，并且具有在该半导体本体的垂直方向上从该第一表面延伸的第一牺牲层；以及形成从该第一表面延伸至该半导体本体中的第一沟槽。通过在邻近该第一表面的部分中去除该牺牲层来至少形成该第一沟槽。该方法还包括：通过在该第一沟槽中各向同性地蚀刻该半导体本体来形成第二沟槽；形成覆盖该第二沟槽的侧壁的介质层；以及在该第二沟槽中的该介质层上形成电极，该第二沟槽中的该电极和该介质层形成该电极结构。

Description

用于制造电极结构的方法

优先权要求

本申请是2010年9月30日提交的美国专利申请No. 12/894,141的部分继续，所述申请的内容被整体结合于此以作参考。

技术领域

本发明的实施例涉及用于制造具有电极结构的半导体器件的方法。特别地，本发明的实施例涉及用于制造包括栅电极结构的晶体管（比如MOSFET）的方法，并且特别涉及用于制造除栅电极之外还包括与漂移区邻近的漂移控制区的晶体管的方法。

背景技术

已知一种特定类型的MOSFET，其包括具有栅电极和栅介质的栅电极结构，以及包括具有漂移控制区和漂移控制区介质的漂移控制结构。该栅结构被布置为与该MOSFET的体区邻近，以及该漂移控制结构被布置为与漂移区邻近。这种类型的MOSFET能够像常规MOSFET一样被接通和关断。当它被接通（处于其导通状态）时，该栅电极被偏置，使得第一导电沟道沿该体区中的该栅介质延伸，以及该漂移控制区被偏置，使得第二导电沟道沿该漂移区中的该漂移控制区介质延伸。与不包括这种漂移控制区的常规部件相比，该漂移控制结构有助于降低在该漂移区的给定掺杂浓度下的MOSFET的导通电阻。

理想地，该栅结构和该栅控制结构被布置成使得，当部件处于其导通状态时，第二导电沟道邻近（adjoin）第一导电沟道。在这种情况下，进一步改善导通电阻。

因此，需要制造一种电极结构，特别是与漂移控制结构对齐的MOSFET的栅电极结构。

发明内容

本发明的第一实施例涉及一种用于制造具有电极结构的半导体器件的方法。该方法包括：提供半导体本体，该半导体本体具有第一表面，并且具有在半导体本体的垂直方向上从第一表面延伸的第一牺牲层；形成从第一表面延伸至半导体本体中的第一沟槽，其中形成第一沟槽至少包括在邻近第一表面的部分（section）中去除该牺牲层；以及通过在第一沟槽中各向同性地蚀刻半导体本体来形成第二沟槽。该方法还包括：形成覆盖第二沟槽的侧壁的介质层；以及在第二沟槽中的介质层上形成电极。第二沟槽中的该电极和该介质层形成该电极结构。

附图说明

现在将参照附图解释实例。附图用来说明基本原理，从而仅仅示出理解基本原理所必需的方面。附图不是按比例的。在附图中相同的附图标记表示相同的特征。

包括图1A至1F的图1示出在用于制造电极结构的第一方法的方法步骤过程中半导体本体的垂直横截面。

包括图2A和2B的图2示出半导体本体的顶视图，其中在执行图1A至1F所示的方法之前以及之后布置纵向牺牲层。

包括图3A和3B的图3示出半导体本体的顶视图，其中在执行图1A至1F所示的方法之前以及之后布置环状牺牲层。

包括图4A和4B的图4示出图1A至1F所示的方法的修改。

图5示出实施为晶体管器件的半导体器件的垂直横截面图，其包括根据图1A至1F所示的方法步骤制造的电极结构以作为栅电极结构。

图6示出图4的半导体器件的修改。

图7示出图4的半导体器件的另一修改。

包括图8A至8F的图8示出用于制造电极结构的方法的第二实施例。

图9示出利用根据图8A至8F的方法制造的电极结构作为栅电极结构实施的晶体管器件的垂直横截面图。

图10示出利用根据图8A至8F的方法制造的电极结构作为栅电极结构实施的另一晶体管器件的垂直横截面图。

包括图11A至11G的图11示出图8A至8F所示的方法的修改。

包括图12A至12H的图12示出图1A至1F所示的方法的修改。

包括图13A至13G的图13示出图1A至1F所示的方法的另一修改。

包括图14A至14C的图14示出图13G所示的结构的垂直横截面图。

具体实施方式

本发明的实施例涉及用于制造电极结构（例如栅电极结构）的方法。仅仅出于说明的目的，将在特定上下文中解释该方法的实施例，即在制造晶体管器件（特别是MOSFET）的栅电极结构的上下文中，该晶体管器件除了栅电极结构之外还包括具有漂移控制区和漂移控制区介质的漂移控制结构。然而，以下所示的方法也可应用于制造其他器件（例如电容器）中的电极结构，或者应用于制造其他类型的MOSFET部件中的栅电极结构。

图1A至1F示意性地示出用于制造半导体器件的方法的第一实施例，该半导体器件具有被布置在半导体本体100中的电极结构。该半导体本体100具有第一表面101。图1A至1F显示在垂直剖面中半导体本体100的垂直横截面，该垂直剖面是垂直于第一表面101延伸的剖面。在图1A至1F中，以及在下文中所述的其他图中，仅仅示意性地示出半导体本体100的剖面。在这些图中，利用附图标记101指示的线表示半导体本体的第一表面。然而，其他线不一定表示半导体本体的其他表面。特别是，与表示第一表面101的线垂直的线不一定表示半导体本体100的边缘表面，以及与表示第一表面的线101相对的线不一定表示与半导体本体的第一表面101相对的第二表面。

参照图1A，半导体本体100包括在半导体本体100的垂直方向上从第一表面101延伸的第一牺牲层。虽然图1A所示的实施例中的第一牺牲层31正好垂直于第一表面101延伸，但是根据本公开内容，“在半导体本体的垂直方向上延伸的牺牲层”也包括那些在相对于第一表面101具有不同于90°的角的方向上延伸的第一牺牲层31。

半导体本体100例如是单晶半导体本体，从而在横向上邻近第一牺牲层31的第一和第二半导体区10、20是单晶半导体区。半导体本体100的半导体材料可以是常规的半导体材料，比如硅。通常，任何能够相对于半导体本体100被选择性地去除或蚀刻的材料都适合用于实施第一牺牲层31。第一牺牲层31例如是氧化层（比如SiO₂层）、氮化层（比如Si₃N₄层）、碳（C）层、或含锗（Ge）层（比如具有高Ge浓度的硅锗层）。还可使用具有几个子层的复合层，比如包括氧化层和碳层的复合层。在这样的复合层的各层之间可使用半导体材料（比如硅）的薄中间层，其中该中间层可包括仅几个原子的厚度。根据一个实施例，复合的第一牺牲层具有如下顺序的子层：SiO₂-（Si）-C-（Si）-C，其中，Si层是可选的（并且因此写入括号中），并且每层可包括仅几个原子层。

已知用于在半导体本体（比如根据图1A的半导体本体100）中制造牺牲层（比如图1A所示的牺牲层31）的各种方法。这些方法之一包括：在半导体本体中形成沟槽；至少在沟槽的一个侧壁上制造牺牲层；以及通过在沟槽的底部上和/或在沟槽的未被牺牲层覆盖的那些侧壁上外延生长半导体材料来填充沟槽。然而，这些方法是已知的，因此在这方面不需要进一步的解释。

参照图1B，形成从第一表面101延伸至半导体本体100中的第一沟槽111。在图1B所示的实施例中，形成第一沟槽111仅包括在邻近第一表面101的部分中去除牺牲层31。然而，形成第一沟槽也可包括更复杂的方法，这将在下面进行进一步解释。在邻近第一表面101的部分中去除第一牺牲层31例如包括相对于半导体本体100的材料选择性地蚀刻第一牺牲层31的蚀刻工艺。第一沟槽111的深度例如由该蚀刻工艺的持续时间来限定。

在本上下文中相对于半导体本体100“选择性地蚀刻第一牺牲层31”意味着，用于蚀刻第一牺牲层31的蚀刻介质以远远高于（例如5倍高，优选20倍高）蚀刻介质蚀刻半导体本体100的半导体材料的蚀刻速率的蚀刻速率来蚀刻第一牺牲层31的材料。换句话说：当蚀刻第一牺牲层31时，也能够去除半导体本体100的一部分。然而，半导体本体100的该去除部分具有的体积远远小于第一牺牲层31。

参照图1C，在第一沟槽111中通过各向同性地蚀刻半导体本体100，即通过加宽第一沟槽，来形成第二沟槽112。在该蚀刻工艺中，半导体本体100的材料从第一沟槽111的侧壁开始被去除。在该方法中，在第一表面101处的半导体材料也能被去除，其未在图1C中明确示出。用于该工艺的蚀刻介质相对于第一牺牲层31的材料选择性地蚀刻半导体本体100的材料。相对于第一牺牲层31的材料“选择性地蚀刻半导体本体100的材料”意味着，用于蚀刻半导体本体100的蚀刻介质以远远高于（例如5倍或甚至10倍高）蚀刻介质蚀刻第一牺牲层31的蚀刻速率的蚀刻速率来蚀刻半导体本体100。结果，第一牺牲层31的剩余部分延伸至第二沟槽112中，如图1C所示。

在可选的紧接的方法步骤中，其结果在图1D中被示出，在第二沟槽112下方形成第三沟槽113。通过在第二沟槽112下方去除至少部分第一牺牲层31来形成该第三沟槽。根据一个实施例，完全去除在第二沟槽112下方的牺牲层31；这在图1D中以实线示出。根据在图1D中以点线示出的另一实施例，仅在接近第二沟槽112的底部的部分中去除第一牺牲层31，以便形成第三沟槽113，同时在第三沟槽的底部下方该牺牲层31保留。根据另一实施例，仅去除牺牲层31的延伸至第二沟槽112中的那些部分，从而不形成第三沟槽。根据又一实施例，在形成第二沟槽112之后不去除牺牲层31 。部分地或完全地去除在第二沟槽112下方的牺牲层31可包括这样的蚀刻工艺，其选择性地蚀刻第一牺牲层31的材料，即比蚀刻半导体本体100的材料快得多的蚀刻，例如20倍或更多，优选为100倍或更多。

第一牺牲层31被布置在半导体本体100中，使得半导体本体100不被分离或分裂成两片，即使当在形成第三沟槽113时完全地去除牺牲层31时也是如此。根据一个实施例，其以短划线示出在图1D中，在半导体本体100的垂直方向上的第一牺牲层31不完全地延伸穿过半导体本体100至与第一表面101相对的第二表面102。在该实施例中，即使当完全地去除第一牺牲层31时，在第三沟槽113的下方也仍然有连续的材料部分，例如介质和/或半导体部分和/或半导体本体100的部分，其阻止半导体本体100被分离成不同的片。该连续的材料部分在图1D中由短划线示出。

参照图1E，然后沿第二沟槽112的底部和侧壁形成介质层40。介质层40仅覆盖第二沟槽112的底部和侧壁，使得在形成介质层40之后残余的沟槽112’保留。介质层40例如是氧化层。该氧化层可通过热氧化工艺、通过沉积工艺、或通过包括热氧化和沉积工艺的组合工艺形成。根据一个实施例，沿第三沟槽113的侧壁形成薄的热氧化物。该保留的沟槽被用氧化物（比如SiO₂）或氮化物（比如Si₃N₄）填充，其例如通过CVD（化学气相沉积）工艺在沟槽中被一致地沉积。可选择地，在沉积工艺之后是热氧化工艺。可替换地，该保留的沟槽被用半导体材料填充，该半导体材料然后被热氧化。

根据另一实施例（未示出），介质层40包括具有多个层的堆叠层，所述多个层包括在第二和第三沟槽112、113的侧壁上一个形成在另一个的上方的至少两个不同的介质层，其中该堆叠层部分地或完全地填充第三沟槽113。

当第三沟槽113被形成在第二沟槽112下方时，在第三沟槽113中也形成介质层40，并且介质层40完全地填充第三沟槽。在这种情况下，其在图1E和1F中以实线示出，介质层40包括两部分：布置在第三沟槽113中的第一部分41和沿第二沟槽112的底部和侧壁布置的第二部分42。图1E和1F所示的点线示出一个实施例，其中已经形成第三沟槽（图1D中的113），并且其中部分牺牲层31保留在第三沟槽113的下方。在这种情况下，介质层40的第一部分41邻近牺牲层的保留部分。在另一实施例中（未示出），其中未去除第二沟槽112下方的牺牲层31或者仅从第二沟槽的底部去除牺牲层31，不存在介质层40的第一部分41，而仅存在第二部分42，其覆盖第二沟槽的侧壁。应当注意，在以下解释的每个实施例中，介质层40的第一部分41可部分地或完全地被第一牺牲层31取代。

介质层40还可包括沿第一表面101布置的第三部分43。当在形成介质层40的过程期间未覆盖第一表面101时，形成该第三部分43。然而，也可能在形成介质层40的过程期间以保护层（未示出）覆盖第一表面101，该保护层阻止介质层40的第三部分43被形成。

参照图1F，在残余沟槽112’中的介质层42上沉积用于形成电极51的电极层。该电极51包括例如多晶半导体材料（比如n掺杂或p掺杂多晶硅）或者金属。

在图1F所示的实施例中，电极层完全地填充残余沟槽112’。然而，这仅是例子。根据另一实施例（未示出），电极层仅覆盖残余沟槽112’中的介质层42，使得另一残余沟槽保留。该另一残余沟槽然后可用填充材料（比如绝缘材料或介质材料）填充。根据另一实施例，残余沟槽112’中的电极51包括两个或更多个电极层，所述电极层一个在另一个之上沉积，并且由相同的电极材料或不同的电极材料构成。具有不同电极层的堆叠层可完全地填充残余沟槽112’，或者可留下另一残余沟槽，其然后用填充材料（比如介质或绝缘体）填充。

在填充工艺之后，残余沟槽112’或者完全地用电极和/或填充材料填充，或者可保留某些埋置在电极或填充材料中的间隙或空隙。然而，可以容许这样的空隙或间隙。

可在形成电极51之前或之后去除介质层40的可选的第三部分43。在填充残余沟槽112’的工艺步骤期间，可在介质层的第三部分43上或在半导体本体的第一表面101上沉积电极或填充材料。也可在形成电极51之后去除该材料，其中可与介质层的可选的第三部分43一起去除该材料。该去除工艺或这些去除工艺例如可包括抛光方法，比如CMP方法（CMP=化学机械抛光）。可替换地，使用各向同性凹陷蚀刻去除介质材料和/或电极或填充，从而在沟槽中保留电极50材料和/或介质层40，例如具有在第一表面101下方的小倾斜（dip），但是完全地从第一表面101去除该层。

根据另一实施例，从残余沟槽112’的上部去除电极50的一部分，从而在电极50的上方形成沟槽。现在可用各种其他材料填充该沟槽。根据一个实施例，可在该沟槽中形成包括彼此绝缘的两个电极的电容性结构。

在水平面（其是第一表面101的平面或与第一表面平行的平面）中，可以以不同几何形状制造电极结构。参照每个显示半导体本体100的顶视图的图2A和2B，在水平面中以纵向几何形状制造该电极结构。图2B显示具有纵向几何形状的这种电极结构的顶视图。该电极结构通过在根据图2A的半导体本体上应用图1A至1F所示的方法步骤获得，其包括在半导体本体100的水平面中纵向延伸的第一牺牲层31。

根据图3B，电极结构也可利用环状几何形状（特别是矩形环的几何形状）来实施。图3B显示具有集成电极结构的半导体本体100的顶视图，该集成电极结构在半导体本体100的水平面中具有矩形环的几何形状。这样的具有环状几何形状的电极结构可通过在具有第一牺牲层31的半导体本体100上应用图1A至1F所示的方法步骤获得，第一牺牲层31在半导体本体100的水平面中具有环状几何形状。具有环状几何形状的第一牺牲层31在图3A中被示出。具有环状几何形状的第一牺牲层31例如可通过下述步骤来制造：制造在半导体本体100的水平面中具有矩形横截面的沟槽10；沿沟槽10的侧壁形成第一牺牲层31；以及通过从沟槽的底部外延生长半导体材料来填充沟槽10.

虽然图2A、2B和3A、3B显示沿第一牺牲层31的整个长度制造该电极结构，但是应当注意这仅仅是例子。参照图4A和4B，还有可能仅在沿第一牺牲层31的所选位置处选择性地制造电极结构。参照图4A，不应制造电极结构的部分在半导体本体100的第一表面101之上利用掩膜层210覆盖，而将制造电极结构的那些部分是不覆盖的。掩膜层210在图1B所示的为了形成第一沟槽111而部分地去除第一牺牲层31的方法步骤期间保护第一牺牲层31。掩膜层210可保留在第一表面111上，直到制造完该电极结构。然而，也有可能在未被掩膜层210覆盖的牺牲层31的那些区域中形成第一沟槽111之后，去除掩膜层210。应当注意，取决于局部地去除第一牺牲层31所用的蚀刻工艺，在掩膜层210的边缘处所得到的沟槽112的垂直尺寸会受到影响。在用于局部地去除牺牲层31的各向异性蚀刻工艺的情况下，所得到的沟槽112将达到掩膜层的边缘，并且将在垂直方向上具有基本均匀的深度。在各向同性蚀刻工艺的情况下，为了去除牺牲层31，所得到的沟槽112将达到掩膜层210的边缘之下，并且将显示出从掩膜层210的边缘起逐渐减小的深度，直到其达到半导体本体100的表面。

具有电极51和介质层（具体而言是介质层40的第二部分42）的结构可被用作MOSFET中的栅电极结构，其中电极51形成栅电极，以及介质层42形成栅介质。然而应当注意，具有电极51和介质层40的电极结构不限制被用作栅电极结构。该电极结构也可以是电容器的一部分，其中电极51形成第一电容器电极，介质层40形成电容器介质，以及包围介质层40的半导体材料形成第二电容器电极。该电极结构也可是布线布置的一部分，其中电极51形成导体，以及介质层使导体与半导体材料绝缘。

把该电极结构用作MOSFET中的栅电极结构将在下文中参照图5至7进一步详细解释。

图5示意性地示出根据第一实施例的晶体管的横截面，其包括根据图1A至1F所示的方法制造的作为栅电极结构的电极结构。该晶体管被实施为MOSFET，但也可被实施为IGBT。该MOSFET包括在第一半导体区10中邻近栅介质42布置的体区12、以及布置在体区12内并与源电极16接触的源区13。源电极16也与体区12接触，其中可选地，与体区12具有相同掺杂类型的更高掺杂的半导体区14被布置在体区12和源电极16之间。该MOSFET还包括漂移区11，该漂移区11在半导体本体100的垂直方向上邻近体区12，并且在半导体本体100的横向上与介质层40的第一部分41邻近布置。该MOSFET还包括漏区15，其在半导体本体100的垂直方向上与漂移区11邻近布置，并且与漏端子D连接（在图5中示意性地示出）。栅电极51被连接至栅端子G。

除了栅电极结构外，该MOSFET还包括漂移控制结构，其具有漂移控制区（DCR）21和在半导体本体100的横向上邻近DCR 21布置的漂移控制区介质（DCR介质）。DCR介质41由介质层40的第一部分41形成，并且被布置在DCR 21和漂移区11之间。DCR 21被布置在半导体本体100的第二区20中，并且像漂移区11一样，包括单晶半导体材料。虽然在图5所示的实施例中（以及在图6和7所示的实施例中），DCR介质由介质层40的第一部分形成，但是应当注意，DCR介质可部分地或完全地由第一牺牲层31形成，此时在参照图1D解释的方法步骤中牺牲层不被去除或仅部分地被去除。

该MOSFET可被实施为n型增强MOSFET。在这种类型的MOSFET中，源区13、漂移区11和漏区15是n掺杂的，而体区12是p掺杂的。DCR 21是n掺杂的或p掺杂的。该MOSFET也可被实施为p型增强MOSFET。在这种情况下，各个半导体区的掺杂类型与n型MOSFET的半导体区的掺杂类型互补。

现在将解释图5中所示的MOSFET的工作原理。出于解释的目的，假设MOSFET是n型MOSFET；然而，该解释相应地适用于p型MOSFET。该MOSFET可以通过施加合适的驱动电位给连接至栅电极51的栅端子G而被接通和关断。当该MOSFET处于其导通状态时，第一导电沟道沿源区13和漂移区11之间的体区12中的栅介质42延伸。在增强MOSFET中，体区12中的该第一导电沟道是反型沟道。此外，存在沿DCR介质41在漂移区11中的第二导电沟道。当漂移区11的掺杂类型与体区12的掺杂类型互补时，该第二导电沟道是积累沟道，以及当漂移区11的掺杂类型与体区12的掺杂类型一致时，该第二导电沟道是反型沟道。沿DCR介质41在漂移区11中的第二导电沟道由DCR 21控制。DCR 21被连接至充电装置60，其在n型MOSFET中被配置成保持漂移控制区21的电位高于漂移区11的电位，或者甚至高于漏区15的电位，此时该部件处于其导通状态，从而存在沿漂移控制区介质41在漂移区11中的导电沟道。

充电装置60例如包括连接至漂移控制区21的充电电路61和连接在DCR 21和源电极16或源端子S之间的电荷存储元件62（比如电容器）。充电电路61提供对于DCR 61而言采用生成第二导电沟道所需的电位所必需的电荷。

当该部件处于其关断状态时，即当中断体区12中的第一导电沟道的电位被施加到栅端子G时，以及当在漏和源端子D、S之间存在电压时，空间电荷区或耗尽区在漂移区11中传播。漂移区11中的耗尽区或者与耗尽区相关联的电场使得漂移控制区21也耗尽电荷载流子。在导通状态中在漂移控制区21中控制漂移区11中的第二导电沟道所需的电荷载流子被存储在电荷存储元件42中，直至该MOSFET下一次被接通。在电荷存储元件62中存储电荷载流子具有的优点是，在该MOSFET的每个切换循环中充电电路61必须仅提供漂移控制区21中所需的充电的部分，即经受损耗的那部分。

参照图5，漂移控制区21可选地经由可选连接区23和/或二极管63被耦合至漏端子D。连接区23可以与漂移控制区21的掺杂类型相同，但是比漂移控制区具有更高的掺杂。n型MOSFET中的该二极管63被偏置，使得漂移控制区21的电位能够上升到漏端子D的电位之上。二极管63有助于防止漂移控制区21或连接区23的较低部分的电位以不受控制的方式降到漏端子D的电位以下（在n型MOSFET中）。如此不受控制的改变漂移控制区21或连接区23中的部分的电位可能是由在该MOSFET阻塞时由于热电荷载流子生成而引起的电子积累导致的。

用于对MOSFET中的漂移控制区（比如漂移控制区21）充电的充电电路（比如图5的充电电路61）是已知的，因此在这方面不需要进一步解释。根据一个实施例，充电电路61可包括连接在栅端子G和漂移控制区21之间的整流器元件，比如二极管。

可选地在n型MOSFET中，并且当DCR是n掺杂的时，p型半导体区22被布置在充电装置60和漂移控制区21之间。在p型MOSFET中，该半导体区22是n掺杂的。

由于栅介质42和栅控制介质41由在半导体本体100的垂直方向上延伸的一个介质层40形成，所以第一和第二导电沟道沿同一介质层40被形成，此时该部件处于其导通状态。因此，在这两个导电沟道之间没有明显的间隙，这有助于降低该部件的导通电阻。

图6示出图5的MOSFET的修改。在图6的MOSFET中，漂移区包括两个漂移区部分：在半导体本体100的垂直方向上与体区12邻近布置的第一漂移区部分11₁，以及布置在第一漂移区部分11₁和漏区15之间的第二漂移区部分11₂。第一漂移区部分11₁具有与体区12相同的掺杂类型，以及第二漂移区部分11₂与第一漂移区部分11₁的掺杂互补。在具有超过400V的电压闭锁能力的部件中，体区12的掺杂浓度例如在10¹⁶cm^-3与10¹⁸cm^-3之间的范围内，第一漂移区部分11₁的掺杂浓度例如在10¹³cm^-3与10¹⁶cm^-3之间的范围内，以及第二漂移区部分11₂的掺杂浓度例如在10¹²cm^-3与10¹⁵cm^-3之间的范围内。通过该部件中的漂移控制区20的电位在漂移区10中建立的第二导电沟道分段地包括两种沟道类型，即反向沟道和积累沟道。根据另一实施例，漂移区11全部地具有体区12的掺杂类型。

图7示出图5中所示的MOSFET的实施例，其中电容性电荷存储元件62被集成在第二半导体区20中。电荷存储元件62包括第一电极62₁，该电极被布置在从第一表面101延伸至第二半导体区20中的沟槽中。在半导体本体100内，第一电极62₁被电容器介质62₂包围。第一电极62₁形成第一电容器电极。第二电容器电极由DCR 21和可选半导体区22形成。

应当提到，多个第一电极62₁和电容器介质62₂可在第二半导体区20中被形成，以便增加电荷存储元件62的电容。

应当提到，可选半导体区22可仅被布置在半导体区20的一部分中，例如仅在与连接至充电电路61的电极形成接触的区域中。此外，可选半导体区22可在垂直方向上比存储元件62进入半导体本体100中更深。

图5至7仅示出MOSFET的一个晶体管单元。应当提到，该MOSFET可包括多个图5至7中所示的晶体管单元，其中每个单元都包括源、体、漂移和漏区，以及栅电极结构和漂移控制结构。各个晶体管单元的源区13被连接在一起，各个晶体管单元的漏区15被连接在一起，以及各个晶体管单元的栅电极51被连接在一起。充电电路61可以为各个晶体管单元的漂移控制区21所共有 。图5至7中所示的类型的晶体管单元可被称为“Y单元”，这是因为介质层40的特定几何形状，其看上去类似于大写字母“Y”。

在Y单元中，栅电极结构和在栅电极结构下方的介质层41已以自对齐的方式被制造。

显示半导体本体100的垂直横截面的图8A至8F示出图1A至1F所示的用于制造电极结构的方法的修改。参照图8A，在该方法中半导体本体100包括第一牺牲层31，并且还包括邻近第一牺牲层31且也在半导体本体100的垂直方向上延伸的第二牺牲层32。上文中已经讨论的涉及第一牺牲层31的几何形状的所有内容相应地适用于具有第一和第二牺牲层31、32的堆叠层。

参照图8B，第一沟槽111通过去除部分第一牺牲层31形成。形成第一沟槽111例如包括相对于半导体本体100选择性地和相对于第二牺牲层32选择性地蚀刻第一牺牲层31的蚀刻工艺。第一沟槽111的侧壁由半导体本体100和第二牺牲层32形成。

参照图8C，第二沟槽112通过在第一沟槽111中各向同性地蚀刻半导体本体100来形成。在该蚀刻工艺中，第二牺牲层32充当半导体本体100的保护层，使得仅在第一沟槽111的与第二牺牲层32相对的侧壁处蚀刻半导体本体100。与图1C所示的第二沟槽112不同，根据图8C的第二沟槽112相对于由第一牺牲层31限定的垂直平面不是对称的。

参照图8D，通过部分地或全部地去除在第二沟槽112下方的第一牺牲层31，来在第二沟槽112的下方形成第三沟槽113。在去除在第二沟槽112下方的第一牺牲层31之前或在去除在第二沟槽112下方的第一牺牲层31之后，去除第二和第三沟槽112、113中的第二牺牲层32。去除第二牺牲层32例如包括相对于半导体本体100选择性地蚀刻第二牺牲层32的蚀刻工艺。第二牺牲层32例如包括碳或具有高Ge浓度的硅锗（SiGe）。

类似于在参照图1A至1F所解释的方法中，通过去除第一牺牲层31和第二牺牲层32形成第三沟槽113在根据图8A至8F的方法中是可选的。根据一个实施例，从第二沟槽112的侧壁去除该第二牺牲层32，但是第一牺牲层31和第二牺牲层32在第二沟槽112下方保留在原位。

剩余的方法步骤对应于已经参照图1E和1F详细解释的方法步骤。这些方法步骤包括沿第二沟槽112的侧壁形成介质层40，以及包括在第三沟槽113中形成介质层40，如果存在第三沟槽113的话。介质层40可全部地填充第三沟槽113，以及可仅覆盖第二沟槽112的侧壁，使得保留残余沟槽112’（参见图8E）。剩余的方法步骤还包括在残余沟槽112’中形成电极51。已经结合图1E和1F关于在第二沟槽和可选的第三沟槽中形成介质层40和关于电极51所讨论的所有内容相应地适用于根据图8E和8F的方法。

沿第二沟槽112的侧壁的介质层42包括两个层部分：与第二半导体区20邻近的第一层部分42₁和与第一半导体区10邻近的第二层部分42₂。第一部分42₁和介质层41形成与第二半导体区邻近的纵向介质层。根据一个实施例，该纵向介质层和第二半导体区20之间的界面是平面，即没有水平方向上的台阶。这种具有平面表面的介质层可通过热氧化工艺形成，该热氧化工艺在一填充完第三沟槽113就停止。在这种情况下，第一部分42₁（和第二部分42₂）的厚度约为第三沟槽中介质层41的厚度的一半。如果当填充完第三沟槽113时不停止该氧化工艺，则可获得超过层41的层厚度的一半的层厚度。然而，这导致第一部分42₁在半导体本体100的水平方向上延伸进入第二半导体区20更深，使得在层41和部分42₁彼此邻近的位置处产生台阶。

可替换地，在填充完第三沟槽113之前停止热氧化工艺，并且通过沉积介质材料来填充残余沟槽。通过这样，也产生具有平面界面的介质层。

参照图8C，可选的介质层40’在第二沟槽112的未被第二牺牲层32覆盖的那些部分上形成。该可选的介质层40’例如是氧化层，其可利用热氧化工艺和/或沉积工艺形成。在图8E所示的方法步骤中，可选的介质层40’成为与第一半导体区10邻近的介质层42₁的一部分。形成可选的介质层40’的工艺产生这样的电极结构，其中与第一半导体区10邻近的介质层42₁比与第二半导体区20邻近的介质层42₁厚。然而，这在图8E中未示出。

省略形成第三沟槽113的方法步骤的工艺产生如图8F所示的结构，区别在于该结构将包括第一和第二牺牲层31、32，而不是介质层的第一部分41。这在图8F中由括号中的附图标记来指示。

图9和10示出利用根据图8A至8F的方法制造的电极结构作为栅电极结构实施的晶体管单元的实施例。在图9和10中，仅示出晶体管单元的上部，即包括栅电极结构的晶体管单元的那些部分。在图8F所示的电极结构中，介质层42具有两部分：与第三沟槽中介质层40的部分41对齐的第一部分42₁和在横向上也偏离在第三沟槽中介质层40的部分41的第二部分42₂。图9和10中所示的晶体管单元之间的差异在于，在图9中体区12与栅介质的第一部分42₁邻近，而在根据图10的实施例中，体区12与栅介质的第二部分42₂邻近。在图9的实施例中，当该部件处于其导通状态时，第二导电沟道与第一导电沟道对齐。

特别是当参照图8A至8F所解释的电极结构被实施为图10所示的半导体器件中的栅电极结构（其中第二部分42₂邻近漂移控制区21）时，为了降低晶体管器件的栅-漏电容，可以制造第二部分42₂以便比第一部分42₁厚。

图11A至11G示出图8A至8F中所示的方法的修改。在该方法中，形成第一沟槽111不仅仅包括去除部分第一牺牲层31，而且包括至少一个各向同性蚀刻工艺。在该方法中，在提供具有第一和第二牺牲层31、32的半导体本体100（参见图11A）之后，第一沟槽111的第一部分111₁通过去除部分第一牺牲层31形成。参照图11C，然后在第一沟槽的第一部分111₁中各向同性地蚀刻半导体本体100，其中第二牺牲层32保护半导体本体100不被蚀刻。这形成第一沟槽的第二部分111₂。然后，参照图11D，在第二部分111₂中去除第二牺牲层32，这产生第一沟槽111。

参照图11E，为了形成第二沟槽112，在第一沟槽111中各向同性地蚀刻半导体本体100。剩余方法步骤对应于图1E和1F或图8E和8F所示的方法步骤。这些方法步骤包括：可选地去除在第二沟槽112下方的第一和第二牺牲层31、32以便形成第三沟槽113；在第三沟槽113中和沿第二沟槽112的侧壁以及可选地在第一表面101下方形成介质层40（参见图11E）；以及形成电极51（参见图11G）。类似于在参照图1A至1G所解释的方法中，在第二沟槽112下方形成第三沟槽113 是可选的。可在第二沟槽112的底部下方保留第一和第二牺牲层31、32，而不是形成第三沟槽并用介质层40填充第三沟槽以便形成介质层40的第一部分41。

将参照图12A至12H解释图1A至1F所示的方法的另一修改。在根据图12A至12H的方法中，形成第一沟槽111不仅仅包括去除部分第一牺牲层31，而且包括至少一个各向同性蚀刻工艺。在提供具有第一牺牲层31的半导体本体（参见图12A）之后，第一沟槽的第一部分111₁通过在第一表面101的区域中去除部分第一牺牲层31形成（参见图12B）。参照图12C，通过在第一部分111₁中各向同性地蚀刻半导体本体100形成第一沟槽111的第二部分111₂。然后，参照图12D，去除在第二部分111₂下方的牺牲层31的另一部分，使得第一沟槽111被形成。该第一沟槽111包括第二部分111₂和通过去除第一牺牲层31的该另一部分而获得的第三部分111₃。根据图12D的第一沟槽111相对于由第一牺牲层31限定的垂直平面是对称的。

与上文参照图1A至1F或图8A至8F解释的实施例中的第一沟槽不同，图12D的第一沟槽111不仅仅由第一牺牲层31的去除部分限定，而且还由第一各向同性蚀刻工艺限定。因此，第一沟槽111在接近第一表面101的区域中具有更宽的部分，以及在远离第一表面101的区域中具有更窄的部分。在根据图12B至12D的方法中，去除部分第一牺牲层31、各向同性地蚀刻半导体本体100、以及去除半导体100的另一部分的方法步骤被执行一次。然而，这些方法步骤也可被执行几次，以用于生成具有不同宽度的几个部分的第一沟槽。

在形成第一沟槽111 之后的方法步骤对应于参照图1C至1F所解释的方法步骤。这些方法步骤包括通过在第一沟槽111中各向同性地蚀刻半导体本体100形成部分沟槽112（参见图12E）。部分地或全部地去除第二沟槽112下方的第一牺牲层31以便形成第三沟槽113（参见图12F）；在第三沟槽113中和沿第二沟槽112的侧壁形成介质层40（参见图12G）；以及形成电极51（参见图12H）。类似于在参照图1A至1G所解释的方法中，在第二沟槽112的下方形成第三沟槽113是可选的。可在第二沟槽112的底部下方保留第一牺牲层31，而不是形成第三沟槽并用介质层40填充第三沟槽以便形成介质层40的第一部分41。

参照图5至7，MOSFET的栅电极51被连接至栅端子以用于施加栅驱动电位。为了连接栅电极51，在第一表面111的区域中的栅电极51上需要接触焊垫或落点（landing）焊垫。该接触焊垫或落点焊垫会需要比栅电极51上可用的面积大的某一面积。然而，完全地实施具有足够用于接触或落点焊垫的大面积的栅电极51是不期望的。图13A至13D示出用于制造包括接触或落点焊垫的栅电极的方法。图13A至13G显示半导体本体100的第一表面的顶视图。该方法将基于根据图1A至1F的方法来解释。然而，上文所示的其他方法中的每一种可被相应地修改。

在该方法中，在提供具有第一牺牲层31的半导体本体100（参见图13A）之后，用掩膜层220覆盖第一表面101的部分。参照图13C，第二沟槽的第一部分112₁被形成在未被掩膜层220覆盖的半导体本体100的那些区域中。形成第二沟槽的第一部分112₁包括通过部分地去除第一牺牲层31形成第一沟槽的第一部分，以及包括在第一沟槽的第一部分中各向同性地蚀刻半导体本体100。在图13C中，参考数字31表示保留在第二沟槽的第一部分112₁底部处或下方的牺牲层31。

在各向同性蚀刻工艺过程中，还蚀刻在掩膜220的边缘下方的半导体本体，使得第二沟槽的第一部分112₁在它的纵向上轻微地延伸到掩膜层220的下方。这在图13C中以点线示出。

参照图13D，去除掩膜层220或掩膜层220的至少一部分，使得在横向上不覆盖与第二沟槽的第一部分112₁邻近的第一牺牲层31的部分。参照图13E，在该部分中部分地去除第一牺牲层31以形成第一沟槽的第二部分，以及在第二沟槽的第一部分112₁中和在第一沟槽的第二部分中各向同性地蚀刻半导体本体，以便形成在横向上具有可变宽度的第二沟槽112。当去除牺牲层31以形成第一沟槽的第二部分时，还在第二沟槽的第一部分112₁底部处或底部下方去除部分牺牲层。在形成第一沟槽的第二部分的工艺之后的蚀刻工艺期间，形成第二沟槽的第二部分112₂，以及第二沟槽的第一部分112₁变得更宽且更深。

图13E所示的第二沟槽112包括具有不同沟槽宽度的两个沟槽部分：较宽且较深的第一部分112₁；以及较窄且较浅的第二部分112₂。

图13F至13G所示的剩余方法步骤对应于图1D至1F所示的方法步骤。这些方法步骤包括：去除在第二沟槽112下方的第一牺牲层31，形成介质层42（参见图13F），以及形成栅电极（参见图13G）。电极51具有两个电极部分：形成在第二沟槽的第一部分112₁中的较宽部分51₁，即在从开始不被掩膜层220覆盖的半导体本体的该区域中；和形成在第二沟槽的第二部分112₂中的第二部分51₂，即在从开始就被掩膜层220覆盖的区域中。

在图13A至13G所示的实施例中，在形成第二沟槽112的方法步骤期间，半导体本体和第一牺牲层31的部分保持由掩膜层220覆盖，使得在这些区域中没有形成沟槽。在去除第二沟槽112的下方的牺牲层31的方法步骤之前去除该掩膜层，使得也从该部分去除牺牲层31以形成第一沟槽的第三部分。介质层42也被形成在第一沟槽的第三部分中，但是电极不形成在该部分中。

图13G中剖面C-C、D-D和E-E所示的布置的垂直横截面被示出在图14A至14C中。垂直剖面C-C穿过电极的较窄的第二部分51₂，剖面D-D穿过电极51的较宽的第一部分51₁，以及剖面E-E穿过没有已形成的栅电极的区域。

最后应当提到，已经结合一个实施例解释的特征也可与其他实施例的特征相组合，即使当这在上文中没有明确地提到时也是如此。

Claims (26)

1. 一种用于制造具有电极结构的半导体器件的方法，该方法包括：

提供半导体本体，该半导体本体具有第一表面，并且具有在该半导体本体的垂直方向上从该第一表面延伸的第一牺牲层；

形成从该第一表面延伸至该半导体本体中的第一沟槽，其中形成该第一沟槽至少包括在邻近该第一表面的部分中去除该牺牲层；

通过在该第一沟槽中各向同性地蚀刻该半导体本体来形成第二沟槽；

形成覆盖该第二沟槽的侧壁的介质层；以及

在该第二沟槽中的该介质层上形成电极，该第二沟槽中的该电极和该介质层形成该电极结构。

2. 根据权利要求1所述的方法，还包括：

通过在该第二沟槽下方去除至少部分该第一牺牲层，来在该第二沟槽下方形成第三沟槽；以及

其中，覆盖该第二沟槽的侧壁的该介质层还覆盖该第三沟槽的侧壁。

3. 根据权利要求2所述的方法，其中，该介质层完全地填充该第三沟槽。

4. 根据权利要求1所述的方法，其中，形成该介质层包括沉积介质层和热生长介质层之一。

5. 根据权利要求2所述的方法，其中，在该第三沟槽中形成该介质层包括：

沿该第三沟槽的侧壁形成介质层，从而留下残余沟槽；以及

用填充材料填充该残余沟槽。

6. 根据权利要求5所述的方法，其中，该填充材料是介质材料。

7. 根据权利要求1所述的方法，其中，该第一牺牲层包括氧化层、氮化层、碳层或含锗层。

8. 根据权利要求7所述的方法，其中，该第一牺牲层是包括至少两个子层的复合层。

9. 根据权利要求8所述的方法，其中，在所述至少两个子层中的两个子层之间形成薄的半导体层。

10. 根据权利要求2所述的方法，其中，形成该第三沟槽包括完全地去除该第一牺牲层。

11. 根据权利要求2所述的方法，其中，形成该第三沟槽包括仅部分地去除在该第二沟槽的底部下方的该牺牲层。

12. 根据权利要求1所述的方法，其中，该半导体本体还包括与该第一牺牲层邻近的第二牺牲层。

13. 根据权利要求12所述的方法，其中，该第二牺牲层包括碳层、含锗层、氧化层或氮化层中的至少一个。

14. 根据权利要求13所述的方法，其中，该第一牺牲层是包括至少两个子层的复合层。

15. 根据权利要求14所述的方法，其中，在所述至少两个子层中的两个子层之间形成薄的半导体层。

16. 根据权利要求12所述的方法，还包括：在形成该第二沟槽之后和在形成该介质层之前去除该第二牺牲层，其中至少从该第二沟槽去除该第二牺牲层。

17. 根据权利要求16所述的方法，还包括：在至少从该第二沟槽去除该第二牺牲层之前，在该第二沟槽中形成另一介质。

18. 根据权利要求2所述的方法，其中，该半导体本体还包括与该第一牺牲层邻近的第二牺牲层，该方法还包括：

在形成该第二沟槽之后和在形成该介质层之前去除该第二牺牲层，其中至少从该第二沟槽去除该第二牺牲层。

19. 根据权利要求12所述的方法，其中，形成该第一沟槽包括：

通过在与该第一表面邻近的部分中去除部分该第一牺牲层来形成第一沟槽部分；

在该第一沟槽部分中各向同性地蚀刻该半导体本体以形成该第一沟槽的第二部分；以及

从该第二沟槽部分中去除该第二牺牲层。

20. 根据权利要求1所述的方法，其中，形成该第一沟槽包括：

在该第一表面下方的区域中去除该第一牺牲层的第一部分以形成该第一沟槽的第一部分；

在该第一沟槽的该第一部分中各向同性地蚀刻该半导体本体；

在该第一沟槽的该第一部分下方的区域中去除该第一牺牲层的第二部分以形成该第一沟槽的第二部分；以及

在该第一沟槽的该第一和第二部分中各向同性地蚀刻该半导体本体。

21. 根据权利要求1所述的方法，其中，形成该第一沟槽仅包括在邻近该第一表面的部分中去除该牺牲层。

22. 根据权利要求1所述的方法，其中，该半导体器件是晶体管，以及其中该电极结构是栅电极结构。

23. 根据权利要求22所述的方法，其中，该第一牺牲层被布置在第一和第二半导体区之间，该方法还包括：

在与该栅电极结构邻近的该第一半导体区中形成第一掺杂类型的体区；

在该体区中形成与该第一掺杂类型互补的第二掺杂类型的源区；

在该第一半导体区中形成漂移区，该漂移区邻近该体区并且邻近在该电极结构下方的区域中的该介质层；以及

形成连接该体区和该源区的源电极。

24. 根据权利要求23所述的方法，其中，该漂移区具有该第二掺杂类型。

25. 根据权利要求23所述的方法，其中，该漂移区具有该第一掺杂类型。

26. 根据权利要求23所述的方法，其中，该漂移区包括：

与该体区邻近的该第一掺杂类型的第一部分；以及

该第二掺杂类型的第二部分，该第二部分在与该体区相对的一侧邻近该第一部分。

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