CN103002561A - 辅同步信号序列处理方法及装置 - Google Patents

Abstract

本发明提供了一种辅同步信号序列处理方法及装置，该方法包括，采用根据物理小区组索引确定辅同步信号序列的索引取值；采用m序列对移位寄存器进行初始化之后，根据辅同步信号序列中的索引取值和/或小区索引确定移位寄存器的输出位置；输出输出位置的值之后，顺时针移位移位寄存器；循环执行输出输出位置的值以及顺时针移位移位寄存器的步骤，得到序列，通过本发明，解决了现有技术中对辅同步序列处理时，存在消耗资源大，处理时延长，成本高，以及实现效率不高的问题，进而达到了节约资源，提高处理效率的效果。

Description

辅同步信号序列处理方法及装置

技术领域

本发明涉及通信领域，具体而言，涉及一种辅同步信号序列处理方法及装置。

背景技术

在LTE系统中，小区搜索过程主要包括时间和频率同步的完成，小区标识号的获取和帧定时的确定，以及小区其他控制信息的检测。小区搜索主要利用了同步信道(SynchronizationChannel，简称为SCH)和广播信道(Broadcast Channel，简称为BCH)的信息，由于搜索是分步进行，所以在小区同步，以及小区标识号获取过程中，根据在物理上或者逻辑上功能的不同，将SCH分为主同步信道(Primary Synchronization Channel，简称为P-SCH)和辅同步信道(Secondary Synchronization Channel，简称为S-SCH)。其中，主同步信道主要用来进行时/频域同步获取，而辅同步的主要功能是小区标识号检测。

由于辅同步信号的生成比较复杂，在实现中如果采用实时计算的方式，资源消耗和处理时延都比较大；而如果采用提前计算，然后存储使用的方式，由于辅同步信号序列的种类非常多，会带来较大的存储空间消耗。因此，现有技术在辅同步信号的处理过程中，存在消耗资源大，处理时延长，成本高，以及实现效率不高的问题。

发明内容

针对现有技术在辅同步信号的处理过程中，存在消耗资源大，处理时延长，成本高，以及实现效率不高的问题，本发明提供了一种辅同步信号序列处理方法及装置，以至少解决上述问题。

根据本发明的一个方面，提供了一种辅同步信号序列处理方法，包括：根据物理小区组索引确定辅同步信号序列的索引取值；采用m序列对移位寄存器进行初始化之后，根据所述辅同步信号序列中的所述索引取值和/或小区索引确定所述移位寄存器的输出位置；输出所述输出位置的值之后，顺时针移位所述移位寄存器；循环执行输出所述输出位置的值以及顺时针移位所述移位寄存器的步骤，得到序列。

优选地，在得到所述序列之后，所述方法还包括：对至少两个所述序列中的序列值进行模二加法运算，将进行所述模二加法运算后获得的序列中的序列值进行奇偶选择输出，获得辅同步信号序列。

优选地，在输出所述输出位置的值之后顺时针移位所述移位寄存器的步骤之后，每次均对输出位置输出的至少两个值进行模二加法运算，将进行所述模二加法运算后获得的序列值进行奇偶输出，循环执行输出所述输出位置的值以及顺时针移位所述移位寄存器的步骤，直到获得辅同步信号序列。

优选地，通过以下步骤得到所述m序列：使用初始值对生成m序列的移位寄存器进行初始化；二进制序列输出步骤：输出所述生成m序列的移位寄存器输出位置的值之后，将所述生成m序列的移位寄存器输出位置的输出反馈值与所述生成m序列的移位寄存器的抽头位置所对应的值进行异或操作，并将所述异或操作的结果输入到所述等待输出的序列的最末端，顺时针移位所述生成m序列的移位寄存器；循环所述二进制序列输出步骤；将输出的所述二进制序列进行双极化操作，获得所述m序列。

优选地，通过改变所述生成m序列的移位寄存器的所述抽头位置的方式进行输出、移位操作，获得用于生成不同类型的所述m序列。

优选地，根据物理小区组索引确定辅同步信号序列的索引取值包括：对所述小区组索引进行分组；建立分组后各组中的所述小区组索引与所述辅同步信号序列的所述索引取值的范围之间的函数关系式；根据输入的所述小区组索引和所述小区组索引与所述辅同步信号序列的所述索引取值之间的函数关系式，确定所述辅同步信号序列的所述索引取值。

根据本发明的另一方面，提供了一种辅同步信号序列处理装置，包括：第一确定模块，用于根据物理小区组索引确定辅同步信号序列的索引取值；第二确定模块，用于采用m序列对移位寄存器进行初始化之后，根据所述辅同步信号序列中的所述索引取值和/或小区索引确定所述移位寄存器的输出位置；移位模块，用于输出所述输出位置的值之后，顺时针移位所述移位寄存器；循环模块，用于调用所述移位模块，得到序列。

优选地，还包括：模二加法器模块，连接至所述循环模块，用于在得到所述序列之后，对至少两个所述序列中的序列值进行模二加法运算；选择模块，连接至所述模二加法器模块，用于将进行所述模二加法运算后获得的序列中的序列值进行奇偶选择输出，获得辅同步信号序列。

优选地，还包括：模二加法器模块，连接至移位模块，用于在输出所述输出位置的值之后顺时针移位所述移位寄存器的步骤之后，对输出位置输出的至少两个值进行模二加法运算；选择模块，连接至所述模二加法器模块，用于将进行所述模二加法运算后获得的序列值进行奇偶选择输出；循环模块，用于依次调用所述模二加法器模块、所述选择模块，直到获得辅同步信号序列。

优选地，所述第二确定模块包括：初始化模块，用于使用初始值对生成m序列的移位寄存器进行初始化；二进制序列输出模块，用于执行二进制序列输出步骤：输出所述生成m序列的移位寄存器输出位置的值之后，将所述生成m序列的移位寄存器输出位置的输出反馈值与所述生成m序列的移位寄存器的抽头位置所对应的值进行异或操作，并将所述异或操作的结果输入到所述等待输出的序列的最末端，顺时针移位所述生成m序列的移位寄存器；循环所述二进制序列输出步骤；双极化模块，用于将输出的所述二进制序列进行双极化操作，获得所述m序列。

优选地，所述第一确定模块包括：分组模块，用于对所述小区组索引进行分组；建立模块，用于建立分组后各组中的所述小区组索引与所述辅同步信号序列的所述索引取值的范围之间的函数关系式；确定模块，用于根据输入的所述小区组索引和所述小区组索引与所述辅同步信号序列的所述索引取值之间的函数关系式，确定所述辅同步信号序列的所述索引取值。

通过本发明，采用根据物理小区组索引确定辅同步信号序列的索引取值；采用m序列对移位寄存器进行初始化之后，根据所述辅同步信号序列中的所述索引取值和/或小区索引确定所述移位寄存器的输出位置；输出所述输出位置的值之后，顺时针移位所述移位寄存器；循环执行输出所述输出位置的值以及顺时针移位所述移位寄存器的步骤，得到序列，解决了现有技术中对辅同步序列处理时，存在消耗资源大，处理时延长，成本高，以及实现效率不高的问题，进而达到了节约资源，提高处理效率的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施的辅同步信号序列处理方法的流程图；

图2是根据本发明实施例的辅同步信号序列处理装置的结构框图；

图3是根据本发明实施例的优选的辅同步信号序列处理装置一的结构框图；

图4是根据本发明实施例的优选的辅同步信号序列处理装置二的结构框图；

图5是根据本发明实施例的辅同步信号处理装置中优选第二确定模块的结构框图；

图6是根据本发明实施例的辅同步信号处理装置中优选第一确定模块的结构框图；

图7是根据本发明优选实施例的辅同步信号序列生成装置的结构框图；

图8是根据本发明优选实施例的生成辅同步信号序列的二进制序列生成装置的结构框图；

图9是根据本发明优选实施例的生成辅同步信号序列的序列的生成装置的结构框图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

在本实施例中，提供了一种辅同步信号序列处理方法，图1是根据本发明实施的辅同步信号序列处理方法的流程图，如图1所示，该方法包括如下步骤：

步骤S102，根据物理小区组索引确定辅同步信号序列的索引取值；

步骤S104，采用m序列对移位寄存器进行初始化之后，根据辅同步信号序列中的索引取值和/或小区索引确定该移位寄存器的输出位置；

步骤S106，输出输出位置的值之后，顺时针移位移位寄存器；

步骤S108，循环执行输出输出位置的值以及顺时针移位该移位寄存器的步骤，得到序列。

通过上述步骤，通过采用m序列对移位寄存器进行初始化之后，根据确定的移位寄存器的输出位置循环输出序列值，相对于现有技术中通过复杂的计算与判断过程对辅同步序列的处理来说，只需要对移位寄存器的进行简单的移位重复输出的步骤，在节省了资源的情况下，减少了延时，提高了处理效率。

在得到上述序列之后，可以通过以下两种方式得到辅同步信号序列，下面对这两种方法分别进行说明(下面的两种方式对应的是该序列为用于生成辅同步信号序列的序列，和/或该序列的本身为辅同步信号序列)。

方式一，对至少两个序列中的序列值逐位进行模二加法运算，获得构成辅同步信号序列的奇序列和偶序列，将进行上述模二加法运算后获得的奇序列和偶序列中的序列值进行奇偶选择输出，输出的方式可以根据具体的要求来进行，例如，依次从奇偶序列中输出对应位置的序列值，循环进行，直到获得辅同步信号序列，即方法一是在全部输出序列的所有序列值后，对序列进行统一操作来获得辅同步信号序列。

方式二，在输出输出位置的值之后顺时针移位移位寄存器的步骤之后，每次均对输出位置输出的至少两个值进行模二加法运算，将进行所述模二加法运算后获得的序列值进行奇偶输出，循环执行输出输出位置的值以及顺时针移位移位寄存器的步骤，直到获得辅同步信号序列，即方法二是在移位寄存器输出能构成奇偶序列的序列值之后，就直接对奇偶序列中的序列值进行操作，也就是说，辅同步序列的生成并不是在生成辅同步序列的序列全部序列值都输出之后完成的，而是同时完成的。

作为一个优选实施方式，可以通过以下步骤得到m序列：使用固定的初始值(例如，序列00001)对生成m序列的移位寄存器进行初始化；执行如下的二进制序列输出步骤：输出生成m序列的移位寄存器输出位置的值之后，将生成m序列的移位寄存器输出位置的输出反馈值与生成m序列的移位寄存器的抽头位置所对应的值进行异或操作，并将异或操作的结果输入到等待输出的序列的最末端，顺时针移位生成m序列的移位寄存器，需要说明的是，在需要输出不同种类的m序列时，可以通过改变生成m序列的移位寄存器的抽头位置的方式进行输出、移位操作，因为抽头位置的不同，输出位置与该抽头位置进行异或操作得到的结果也就不同，从而可以生成不同类型的m序列；循环上述的二进制序列输出步骤；将输出的二进制序列进行双极化操作，获得m序列。通过这样的方式来输出m序列，可以不用通过已有的公式来进行复杂的计算，只需要对移位寄存器进行简单的移位及机械地输出，就可获得所需要的m序列。

为了减少对辅同步信号序列的处理时延，可以通过对小区组索引的特点对小区组索引进行分组(例如，根据小区组索引与辅同步信号序列的索引取值之间的函数关系相同，即可以将其分为一个组)；建立分组后这一段辅同步信号序列的索引取值范围内的小区组索引与辅同步信号序列的索引取值的之间的函数关系式；根据输入的该小区组索引和建立好的小区组索引与辅同步信号序列的索引取值之间的函数关系式，确定辅同步信号序列的所述索引取值。通过这样的操作，可以不用采用传统的查表时，需要遍历表中所有的值，然后对所有的值分别进行判断从而造成了大量的时延，处理效率不高。

在本实施例中，还提供了一种辅同步信号序列处理装置，图2是根据本发明实施例的辅同步信号序列处理装置的结构框图，如图2所示，该装置包括第一确定模块22、第二确定模块24、移位模块26和循环模块28，下面对该装置进行说明。

第一确定模块22，用于根据物理小区组索引确定辅同步信号序列的索引取值；

第二确定模块24，连接至第一确定模块22，用于采用m序列对移位寄存器进行初始化之后，根据辅同步信号序列中的索引取值和/或小区索引确定移位寄存器的输出位置；

移位模块26，连接至第二确定模块24，用于输出输出位置的值之后，顺时针移位移位寄存器；

循环模块28，连接至移位模块26，用于调用移位模块26，得到用于生成辅同步信号序列的序列。

图3是根据本发明实施例的优选的辅同步信号序列处理装置一的结构框图，如图3所示，该装置除包括装置一中的模块还包括，模二加法器模块32和选择模块34。下面对该装置进行说明。

模二加法器模块32，连接至循环模块28，用于在得到用于生成辅同步信号序列的序列之后，对至少两个序列中的序列值进行模二加法运算；

选择模块34，连接至模二加法器模块32，用于将进行模二加法运算后获得的序列中的序列值进行奇偶选择输出，获得辅同步信号序列。

图4是根据本发明实施例的优选的辅同步信号序列处理装置二的结构框图，如图4所示，该装置除包括装置一中的模块还包括模二加法器模块42和选择模块44。下面对该装置进行说明。

模二加法器模块42，连接至移位模块26，用于在输出输出位置的值之后顺时针移位移位寄存器的步骤之后，对输出位置输出的至少两个值进行模二加法运算；

选择模块44，连接至模二加法器模块42，用于将进行模二加法运算后获得的序列值进行奇偶选择输出；

循环模块46，用于依次调用模二加法器模块42、选择模块44，直到获得辅同步信号序列。

较优地，本发明实施例还提供了上述辅同步信号序列处理装置中第二确定模块的优选结构，图5是根据本发明实施例的辅同步信号处理装置中优选第二确定模块的结构框图，如图5所示，该优选第二确定模块包括初始化模块52、二进制序列输出模块54和双极化模块56。下面对该优选第二确定模块进行说明。

初始化模块52，用于使用初始值对生成m序列的移位寄存器进行初始化；

二进制序列输出模块54，连接至初始化模块52，用于执行二进制序列输出步骤：输出生成m序列的移位寄存器输出位置的值之后，将生成m序列的移位寄存器输出位置的输出反馈值与生成m序列的移位寄存器的抽头位置所对应的值进行异或操作，并将异或操作的结果输入到等待输出的序列的最末端，顺时针移位生成m序列的移位寄存器；循环二进制序列输出步骤；

双极化模块56，连接至二进制序列输出模块54，用于将输出的二进制序列进行双极化操作，获得m序列。

本发明实施例还提供了上述辅同步信号序列处理装置中第一确定模块的优选结构，图6是根据本发明实施例的辅同步信号处理装置中优选第一确定模块的结构框图，如图6所示，该优选第一确定模块包括分组模块62、建立模块64和确定模块66。下面对该优选第一确定模块进行说明。

分组模块62，用于对小区组索引进行分组；

建立模块64，连接至分组模块62，用于建立分组后各组中的小区组索引与辅同步信号序列的索引取值的范围之间的函数关系式；

确定模块66，连接至建立模块64，用于根据输入的小区组索引和小区组索引与辅同步信号序列的索引取值之间的函数关系式，确定辅同步信号序列的索引取值。

本实施例对辅同步信号序列的产生原理进行分析整理，根据从中发现的规律和序列的特性，提出了一种新的辅同步信号序列生成算法，简化了辅同步信号生成的过程，给出了一种更容易实现的辅同步信号的实现方法和装置，从而达到了降低实现的复杂度、减少资源的消耗、降低处理时延的目的。

本优选实施例中的装置包含四个部分：判决器单元(实现第一确定模块相同的功能)、移位寄存器单元(实现与第二确定模块相同的功能)、模二加法器单元(实现与模二加法器模块相同的功能)、选择器单元(实现与选择器模块相同的功能)，图7是根据本发明优选实施例的辅同步信号序列生成装置的结构框图，如图7所示。下面对各单元进行说明。

判决器单元，根据输入的物理层小区组索引完成对辅同步信号序列(或称为辅同步序列)中索引m0、m1取值的判决(其中m0、m1决定辅同步信号序列的种类)。表1为小区组索引

与辅同步信号序列索引取值m0、m1的关系表，通常在实现时需要对该表进行存储，然后根据输入的小区组索引

查表得到辅同步信号序列索引m0、m1的取值，这样对系统资源是较大的浪费。因为对大部分不需要的小区组索引也进行了查询，也对得到辅同步信号序列造成了一定的时延。

表1

基于对表1的分析，可以看出表1存在这样的规律：

$0=<N_{\mathrm{ID}}^{\left(1\right)}<=29$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}+1;---\left(1\right)$

$30=<N_{\mathrm{ID}}^{\left(1\right)}<=58$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}-30$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}-28;---\left(2\right)$

$59=<N_{\mathrm{ID}}^{\left(1\right)}<=86$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}-59$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}-56;---\left(3\right)$

$87=<N_{\mathrm{ID}}^{\left(1\right)}<=113$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}-87$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}-83;---\left(4\right)$

$114=<N_{\mathrm{ID}}^{\left(1\right)}<=139$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}-114$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}-109;---\left(5\right)$

$140=<N_{\mathrm{ID}}^{\left(1\right)}<=164$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}-140$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}-134;---\left(6\right)$

$165=<N_{\mathrm{ID}}^{\left(1\right)}<=167$ 时， $m_0=N_{\mathrm{ID}}^{\left(1\right)}-165$ $m_1=N_{\mathrm{ID}}^{\left(1\right)}-158;---\left(7\right)$

根据上述规律，实现时只需要判断

的取值范围便可以得出m0、m1的取值，而且也不需要额外的存储资源。

移位寄存器单元，通过对辅同步信号序列产生公式的分析和简化，总结出其序列的特性，提出一种以移位寄存器为基础的方法和装置，该装置不需要对辅同步信号序列进行实时的计算，只需要采用固定的初始值初始化移位寄存器单元，并根据m0的值确定移位寄存器的输出位置，然后对移位寄存器进行移位操作，从而获得辅同步信号序列。下面以辅同步信号序列中的级联序列

为例进行说明。需要说明的是，图8、图9为基于辅同步信号序列的特性

序列的生成装置，其中，图8是根据本发明优选实施例的生成辅同步信号序列的二进制序列生成装置的结构框图，如图8所示，该装置包括一个输出位置，一个抽头，图中显示了从该输出位置输出一个反馈值，该输出反馈值与抽头位置所对应的值进行异或操作，将异或操作的结果输出到等待输出的序列的末端。

图9是根据本发明优选实施例的生成辅同步信号序列的序列的生成装置的结构框图，如图9所示，该装置中包括一个通过辅同步信号序列的索引取值和/小区索引确定的输出位置，箭头表示循环的方向，其它类型的序列类似也可以采用同样的生成装置生成，该生成装置通过以下生成方法生成辅同步信号序列：

S1，以初始值reg0＝0；reg1＝0；reg2＝0；reg3＝0；reg4＝1来初始化图8中的移位寄存器；

S2，将图8所示的移位寄存器顺时针移位31次，产生二进制序列x(n)；

S3，对x(n)序列进行双极化操作得到m序列

即

S4，以

序列的值初始化图9所示的移位寄存器；

S5，通过索引m0的值确定图9移位寄存器中序列的输出位置为

S6，顺时针对图9移位寄存器进行一次移位，输出序列的一个值

S7，重复S6，直至

序列全部输出；

S8，结束。

模二加法器单元，完成对移位寄存器单元输出的各种序列逐位进行模二加法运算。

选择器单元，主要完成对模二加法器单元输出的奇、偶两个序列进行选择，按照输出一个奇序列值然后输出一个偶序列值的顺序依次输出，最终产生辅同步信号序列。

本发明实施例解决了辅同步信号的实现问题，通过对辅同步信号产生算法的改进和简化，降低了辅同步信号实现的难度、减少了资源的消耗、降低了处理时延，降低了成本。

同步信号广泛应用于无线通讯领域，例如，3GPP的长期演进系统(Long Term Evolution，简称为LTE)，在基带(Base Band)物理层辅同步信号的实现过程中，通过小区搜索，即终端(User Equipment，简称为UE)通过搜索同步信号以获取小区同步和小区标识号。在LTE系统中，UE通过搜索辅同步信号以获取小区标识号。下面以物理层小区组索引

物理层小区索引为例，对辅同步信号的实现过程进行说明。

S1，将物理层小区组索引

输入到图7所示的判决器单元，通过判决器单元获得辅同步信号序列索引：m0＝60-59＝1，m1＝60-56＝4；

S2，输入寄存器的初始值reg0＝0；reg1＝0；reg2＝0；reg3＝0；reg4＝1到图7所示的移位寄存器单元；

S3，将图8所示的移位寄存器的输出反馈与抽头所对应的位置(例如，图中所示reg3所对应的位置)进行异或操作，并将其结果输入到等待移位输出的最末端(例如，图中所示的reg5所对应的位置)，对该移位寄存器基于第二步输入的初始值进行顺时针移位31次，产生二进制序列x(n)，其中，需要说明的是，对应不同的种类的二进制序列，其产生方法只需要将抽头的位置改变即可；

S4，对x(n)序列进行双极化操作得到m序列

即

S5，重复S2至S4，计算出m序列

和

其中x(n)序列产生的移位寄存器结构类似；

S6，通过上述产生的m序列

的值初始化图7中所示的移位寄存器单元中对应的移位寄存器；

S7，输入辅同步信号序列索引m0＝1、m1＝4、物理层小区索引

到图7所示的移位寄存器单元，以此确定移位寄存器单元中级联序列

加扰序列c₀(n)、c₁(n)、

在移位寄存器单元中的输出位置分别为对应寄存器的：

这里以

序列为例进行说明，因为0≤n≤30，当n＝0时，

当n＝1时，

当n＝2时，

......依此可知，

因此，对通过索引m0的值确定的输出位置进行一次移位即可得出

其序列值对应于m序列中的

同理，序列值

对应于m序列中的

因为

依上述相同的推理可知，序列值c₀(0)对应于m序列中的序列值c₁(0)对应于m序列中的

由于 $z_1^{\left(m_0\right)}\left(n\right)=\tilde{z}\left\{\mathrm{mod}\right[n+\mathrm{mod}(m_0,8),31\left]\right\},$ $z_1^{\left(m_1\right)}\left(n\right)=\tilde{z}\left\{\mathrm{mod}\right[n+\mathrm{mod}(m_1,8),31\left]\right\},$ 同样根据上述推理可知，序列值对应于m序列中的

序列值

对应于m序列中的

S8，对移位寄存器单元顺时针进行一次移位，分别输出级联序列

加扰序列c₀(n)、c₁(n)、

的一个序列值：

c₀(0)、c₁(0)、

S9，将S8输出的序列值输入到图7所示的模二加法器单元中进行模二加法运算，例如，可以由

和c₀(n)进行模二加法运算生成偶数序列，由

c₁(n)和

进行模二加法运算生成奇数序列；也可以由

和c₀(n)进行模二加法运算生成偶数序列，由

c₁(n)和

进行模二加法运算生成奇数序列；

S10，将模二加法器单元输出的序列值输入到图7所示的选择器单元中进行奇偶选择，然后依次输出(例如，假设A(n)为上述模二加法器生成的偶数序列，B(n)为上述模二加法器生成的奇数序列，从偶数序列A(n)中先输出一个序列值A(0)，接着从奇数序列B(n)中输出一个序列值B(0)，再从偶数序列A(n)中先输出下一个序列值A(1)，从奇数序列B(n)中输出下一个序列值B(1)，依次来回输出......)；

S11，重复S8-S10，直到辅同步信号序列全部产生并输出(例如，在S10中，最后得到的辅同步信号序列C(n)为A(0)、B(0)、A(1)、B(1)、......)；

S12，结束。

从以上的描述中，可以看出，通过本发明的实施例，只需要输入相关的初始值以及确定移位寄存器的输出位置，就可以通过简单的循环过程而输出所需要的辅同步信号序列，而不需要进行复杂的计算、判断过程，使产生辅同步信号序列的电路处理简单化，减少了资源的浪费，降低了成本。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种辅同步信号序列处理方法，其特征在于，包括：

根据物理小区组索引确定辅同步信号序列的索引取值；

采用m序列对移位寄存器进行初始化之后，根据所述辅同步信号序列中的所述索引取值和/或小区索引确定所述移位寄存器的输出位置；

输出所述输出位置的值之后，顺时针移位所述移位寄存器；

循环执行输出所述输出位置的值以及顺时针移位所述移位寄存器的步骤，得到序列。

2.根据权利要求1所述的方法，其特征在于，在得到所述序列之后，所述方法还包括：对至少两个所述序列中的序列值进行模二加法运算，将进行所述模二加法运算后获得的序列中的序列值进行奇偶选择输出，获得辅同步信号序列。

3.根据权利要求1所述的方法，其特征在于，在输出所述输出位置的值之后顺时针移位所述移位寄存器的步骤之后，每次均对输出位置输出的至少两个值进行模二加法运算，将进行所述模二加法运算后获得的序列值进行奇偶输出，循环执行输出所述输出位置的值以及顺时针移位所述移位寄存器的步骤，直到获得辅同步信号序列。

4.根据权利要求1至3中任一项所述的方法，其特征在于，通过以下步骤得到所述m序列：

使用初始值对生成m序列的移位寄存器进行初始化；

二进制序列输出步骤：输出所述生成m序列的移位寄存器输出位置的值之后，将所述生成m序列的移位寄存器输出位置的输出反馈值与所述生成m序列的移位寄存器的抽头位置所对应的值进行异或操作，并将所述异或操作的结果输入到所述等待输出的序列的最末端，顺时针移位所述生成m序列的移位寄存器；循环所述二进制序列输出步骤；

将输出的所述二进制序列进行双极化操作，获得所述m序列。

5.根据权利要求4所述的方法，其特征在于，通过改变所述生成m序列的移位寄存器的所述抽头位置的方式进行输出、移位操作，获得用于生成不同类型的所述m序列。

6.根据权利要求1至3中任一项所述的方法，其特征在于，根据物理小区组索引确定辅同步信号序列的索引取值包括：

对所述小区组索引进行分组；

建立分组后各组中的所述小区组索引与所述辅同步信号序列的所述索引取值的范围之间的函数关系式；

根据输入的所述小区组索引和所述小区组索引与所述辅同步信号序列的所述索引取值之间的函数关系式，确定所述辅同步信号序列的所述索引取值。

7.一种辅同步信号序列处理装置，其特征在于，包括：

第一确定模块，用于根据物理小区组索引确定辅同步信号序列的索引取值；

第二确定模块，用于采用m序列对移位寄存器进行初始化之后，根据所述辅同步信号序列中的所述索引取值和/或小区索引确定所述移位寄存器的输出位置；

移位模块，用于输出所述输出位置的值之后，顺时针移位所述移位寄存器；

循环模块，用于调用所述移位模块，得到序列。

8.根据权利要求7所述的装置，其特征在于，还包括：

模二加法器模块，连接至所述循环模块，用于在得到所述序列之后，对至少两个所述序列中的序列值进行模二加法运算；

选择模块，连接至所述模二加法器模块，用于将进行所述模二加法运算后获得的序列中的序列值进行奇偶选择输出，获得辅同步信号序列。

9.根据权利要求7所述的装置，其特征在于，还包括：

模二加法器模块，连接至移位模块，用于在输出所述输出位置的值之后顺时针移位所述移位寄存器的步骤之后，对输出位置输出的至少两个值进行模二加法运算；

选择模块，连接至所述模二加法器模块，用于将进行所述模二加法运算后获得的序列值进行奇偶选择输出；

循环模块，用于依次调用所述模二加法器模块、所述选择模块，直到获得辅同步信号序列。

10.根据权利要求7至9中任一项所述的装置，其特征在于，所述第二确定模块包括：

初始化模块，用于使用初始值对生成m序列的移位寄存器进行初始化；

二进制序列输出模块，用于执行二进制序列输出步骤：输出所述生成m序列的移位寄存器输出位置的值之后，将所述生成m序列的移位寄存器输出位置的输出反馈值与所述生成m序列的移位寄存器的抽头位置所对应的值进行异或操作，并将所述异或操作的结果输入到所述等待输出的序列的最末端，顺时针移位所述生成m序列的移位寄存器；循环所述二进制序列输出步骤；

双极化模块，用于将输出的所述二进制序列进行双极化操作，获得所述m序列。

11.根据权利要求7至9中任一项所述的装置，其特征在于，所述第一确定模块包括：

分组模块，用于对所述小区组索引进行分组；

建立模块，用于建立分组后各组中的所述小区组索引与所述辅同步信号序列的所述索引取值的范围之间的函数关系式；

确定模块，用于根据输入的所述小区组索引和所述小区组索引与所述辅同步信号序列的所述索引取值之间的函数关系式，确定所述辅同步信号序列的所述索引取值。

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