CN102904706B - 分组传送网络中的系统频率同步装置及方法 - Google Patents

Abstract

本发明公开了一种分组传送网络中的系统频率同步装置及方法，涉及光通信中的分组传送网络，该系统频率同步装置包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘、同步状态字节提取模块、同步状态字节产生模块、锁相环电路、外时钟输入电路、高稳定晶体振荡器、时钟分配电路、HDB3编码模块和外时钟输出电路，FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器。本发明能快速地实现整个分组传送网络中的系统频率同步，更快速、层次化地进行数据业务包转发与平滑过渡，灵活且可靠性较高。

Description

分组传送网络中的系统频率同步装置及方法

技术领域

本发明涉及光通信中的分组传送网络，特别是涉及一种分组传送网络中的系统频率同步装置及方法。

背景技术

随着越来越多业务的IP（Internet Protocol，网络之间互连的协议）化，在视频业务、多媒体业务、传统业务共同发展的多业务信息时代，高速、大容量的数字信息高速公路正在建设之中，并影响改变着我们的生活方式。分组传送网络是以分组为核心的传送网络，支持多业务传送的平台。新的业务对网络的同步性能提出了高要求，另外在通信网络由电路交换向分组交换网发展的过程中，对传统TDM（TimeDivision Multiplex，时分复用）业务的兼容及网络之间的互连互通都需分组网络提供高性能的同步。如何通过TDM、以太网链路传送频率同步信号，实现时钟同步是通信系统网络可靠工作的保障。

频率同步指两个或两个以上信号在相对应的有效瞬间，其频率差保持在约定的允许范围之内。同步以太网是通过以太网的物理层来传递时钟的，即利用比特流来传递和提取/恢复时钟信号，与传统的SDH（Synchronous Digital Hierarchy，同步数字系列）/PDH（Plesiochronous Digital Hierarchy，准同步数字系列）利用锁相环恢复时钟类似。由于与上层协议无关，不受网络负载的影响，因而可以提供更高的时钟精度。同步以太网只能支持频率信号的传送，不支持时间信号的传送，能从FE（Fast Ethernet，快速以太网）接口、GE（Gigabit Ethernet，千兆以太网）接口恢复时钟信号。

随着分组数据传送技术的进步，数据业务包的快速转发与平滑过渡对频率同步的要求越来越高，现有技术的频率同步虽能做到同步程度，但是还达不到层次化、快速实现同步的要求，无法实现更快速、层次化的数据业务包转发与平滑过渡。

发明内容

本发明的目的是为了克服上述背景技术的不足，提供一种分组传送网络中的系统频率同步装置及方法，能够快速地实现整个分组传送网络中的系统频率同步，更快速、层次化地进行数据业务包转发与平滑过渡，灵活且可靠性较高。

本发明提供的分组传送网络中的系统频率同步装置，包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘、外时钟输入电路、锁相环电路、同步状态字节提取模块、同步状态字节产生模块、时钟分配电路、HDB3编码模块和外时钟输出电路，其中，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与时钟分配电路、HDB3编码模块、外时钟输出电路相连，HDB3编码模块还与外时钟输出电路相连，外时钟输入电路用于进行外时钟信号的输入信号的电平阻抗匹配处理，输出HDB3/Hz信号给锁相环电路和FPGA处理模块；锁相环电路具有鉴相功能，通过鉴相、HDB3编解码处理和时钟质量等级的处理，从外时钟输入电路输出的HDB3/Hz信号中提取HDB3时钟；同步状态字节提取模块用于从锁相环电路输出的信号中提取同步状态字节，送入到FPGA处理模块；FPGA处理模块进行HDB3/Hz的编码及解码，使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源；时钟综合电路以FPGA处理模块输入的参考源频率为基准，输出满足以太网要求的频率；微机处理器的CPU产生同步状态字节，对同步状态字节进行封装及解封装；对提取的同步状态字节进行处理，同时进行收发SSM信号的控制，并对FPGA处理模块及时钟综合电路进行访问控制和读写操作；同步状态字节产生模块用于结合微机处理器产生同步状态字节；分组传送网业务盘用于接入并处理GE信号、FE信号，并锁定系统内的2M信号，输出2M恢复时钟；时钟分配电路用于对时钟综合电路输出的时钟信号进行分配；HDB3编码模块用于对同步状态字节产生模块、时钟综合电路输出的信号进行HDB3编码，并将经过HDB3编码的信号送入外时钟输出电路；外时钟输出电路输出HDB3/Hz信号，向外提供2048kHz/2048kbit/s三级时钟源，用于连接外部大楼综合定时供给系统或者分组传送网其他设备的带外传送。

在上述技术方案中，所述锁相环电路由压控振荡器、低通滤波器、鉴相器两两相连构成，鉴相器还分别与外时钟输入电路、同步状态字节提取模块、FPGA处理模块相连，鉴相器的两个输入信号间留有一定的相位差，鉴相器用于鉴别输入信号与输出信号之间的相位差，提供维持锁定的直流控制电压，并输出误差电压；低通滤波器滤除误差电压中的噪声和干扰成分，形成压控振荡器的控制电压；压控振荡器的输出振荡频率被控制电压拉向环路输入信号频率，当二者相等时，环路被锁定。

在上述技术方案中，所述分组传送网业务盘包括分别与FPGA处理模块相连的第一线路盘、第二线路盘、第一支路盘、第二支路盘、CES仿真盘，第一线路盘和第二线路盘均用于接入并处理GE信号；第一支路盘和第二支路盘均用于接入并处理FE信号；CES仿真盘支持32路2M业务，用于锁定系统内的2M信号，输出2M恢复时钟，在分组传送网络上实现TDM电路交换数据的业务透传。

在上述技术方案中，所述第一线路盘包括GE业务的n1个端口，提供GE业务接入，第二线路盘包括GE业务的n2个端口，提供GE业务接入，n1、n2均为1~8之间的正整数；第一支路盘包括FE业务的m1个端口，提供FE业务接入，第二支路盘包括FE业务的m2个端口，提供FE业务接入，m1、m2均为1~4之间的正整数。

在上述技术方案中，所述FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器，前级预选器分别与优先级控制模块、第二选择器、第三选择器相连，优先级控制模块还分别与同步状态字节提取模块、第二选择器相连，第一选择器的输入端分别与外时钟输入电路、鉴相器的输出端相连，第一选择器的输出端分别与第二选择器、第三选择器的输入端相连，CES仿真盘的输出端也分别与第二选择器、第三选择器的输入端相连，第二选择器、第三选择器的输出端分别与时钟综合电路的输入端相连；前级预选器用于进行恢复时钟的初级选择和信号丢失的检测，并送到优先级控制模块；优先级控制模块用于根据同步状态字节的内容、信号丢失检测机制及软件配置，进行各业务端口LOS信号优先级的控制，实现系统参考源的优先级选择；第一选择器用于处理外时钟输入电路和锁相环电路中鉴相器输出的信号，进行HDB3/Hz编码的选择；第二选择器接收CES仿真盘输出的2M恢复时钟，结合优先级控制模块进行系统参考源的选择，并检测参考源的信号工作状态是否正常，对参考源进行预处理后送给时钟综合电路，实现时钟平滑切换，同时给系统内的模块电路提供所需的各类型的参考时钟；第三选择器接收CES仿真盘输出的2M恢复时钟，进行导出参考源的选择，并输出参考源的选择结果。

在上述技术方案中，所述前级预选器包括同时分别与第二选择器输入端、第三选择器输入端相连的第一线路盘1/n1选择器、第二线路盘1/n2选择器、第一支路盘1/m1选择器、第二支路盘1/m2选择器。

在上述技术方案中，所述前级预选器进行恢复时钟的初级选择流程如下：前级预选器从第一线路盘东向业务的物理层数据码流中提取恢复时钟，然后通过第一线路盘1/n1选择器进行1/n1选择，输出2个以太网频率的恢复时钟信号；前级预选器从第二线路盘西向业务的物理层数据码流中提取恢复时钟，然后通过第二线路盘1/n2选择器进行1/n2选择，输出2个以太网频率的恢复时钟信号；前级预选器从第一支路盘的物理层数据码流中提取恢复时钟，然后通过第一支路盘1/m1选择器进行m1选择，输出2个以太网频率的恢复时钟信号；前级预选器从第二支路盘的物理层数据码流中提取恢复时钟，然后通过第二支路盘1/m2选择器进行m2选择，输出2个以太网频率的恢复时钟信号。

在上述技术方案中，所述第二选择器选择外时钟源、GE或FE源作为参考源。

在上述技术方案中，所述第三选择器进行导出参考源的选择，并输出参考源的选择结果的过程如下：首先在FPGA处理模块中选择不包括系统锁相环的导出源，然后时钟综合电路选择通锁相环还是通2M导出信号。

在上述技术方案中，所述第二选择器、第三选择器还用于进行输入时钟的预处理及信号丢失的检测。

在上述技术方案中，所述输入时钟的预处理及信号丢失的检测过程为：所述FPGA处理模块检测线路送来的恢复时钟，同时检测各业务端口的信号丢失告警信号；然后根据各业务端口的信号丢失失效条件，检测线路参考源是否可用，同时完成参考源信号丢失失效条件的检测功能；FPGA处理模块使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源。

在上述技术方案中，所述系统频率同步装置还包括与时钟综合电路相连的高稳定晶体振荡器，所述高稳定晶体振荡器用于实现本振功能，输出符合系统要求的CMOS电平信号，为时钟综合电路提供基准频率。

在上述技术方案中，所述高稳定晶体振荡器为高精度温补晶体振荡器。

在上述技术方案中，所述高稳定晶体振荡器为高稳定恒温晶体振荡器。

在上述技术方案中，所述符合系统要求的CMOS电平信号的频率准确度为+0.2ppm的频偏。

在上述技术方案中，所述时钟综合电路输出25M、50M、62.5M、125M四种可配置频率；支持LVCMOS电平及LVPECL差分信号电平的输出，工作在自由振荡、保持或锁定参考源的状态。

在上述技术方案中，所述时钟分配电路包括分别与时钟综合电路相连的FPGA时钟分配电路和系统时钟分配电路，时钟分配电路对系统时钟分配电路的输出时钟与FPGA时钟分配电路的输出时钟进行时钟处理的二选一。

在上述技术方案中，所述时钟综合电路输出以太网频率信号，分别送入FPGA时钟分配电路和系统时钟分配电路进行处理，经FPGA时钟分配电路处理的时钟信号送入FPGA处理模块；经系统时钟分配电路处理的时钟信号送入系统；2M时钟信号要求的时钟频率经时钟分配电路的的分频或驱动送到各路输出，进行时钟信号电平的匹配后，分别作为整个系统物理层芯片、交换芯片、CES仿真盘、FPGA处理模块、锁相环电路、系统时钟所需的参考时钟，实现系统的频率同步。

在上述技术方案中，所述外时钟输出电路包括与时钟综合电路相连的时钟数据输出电路和与HDB3编码模块相连的HDB3编码输出电路，时钟综合电路将时钟信号送到时钟数据输出电路的同时，还送到FPGA时钟分配电路。

在上述技术方案中，所述外时钟输入电路与外时钟输出电路的HDB3/Hz编解码类型相吻合。

本发明还提供一种基于上述系统频率同步装置的分组传送网络中的系统频率同步方法，包括以下步骤：A、锁定线路参考源，系统工作在锁定状态，结合配置的软件，选择第一线路盘的GE1端口的参考源；优先级控制模块检测信号丢失状态正常，系统锁源在第一线路盘的GE1端口的参考源；B、通过优先级控制模块检测信号丢失状态，若检测发现GE1端口处于参考源失效的状态，则进入保持状态的工作模式；C、结合配置的软件，选择第二线路盘的GE2端口的参考源，若检测到GE2端口的参考源处于正常工作状态，则切源到GE2端口的参考源，系统锁定线路参考源。

在上述技术方案中，步骤B中还包括以下步骤：通过优先级控制模块检测信号丢失状态，若检测发现GE1端口的参考源正常，则系统锁定线路参考源。

在上述技术方案中，步骤C中还包括以下步骤：若检测到GE2端口的参考源工作不正常，则进入保持状态的工作模式。

在上述技术方案中，步骤C中通过FPGA处理模块结合时钟综合电路内部的数字锁相环实现不同定时参考源的平滑切换。

在上述技术方案中，步骤C以后还包括以下步骤：参考源通过物理层由FE、GE或者CES物理线路或者外时钟输出电路传递给下游站点，下游站点进行相应地时钟处理，保证设备处于时钟锁定上游站点状态，一级级地进行不同层次站点的参考源的时钟锁定，从而实现整个网络系统的频率同步。

与现有技术相比，本发明的优点如下：

（1）本发明在分组传送网络中通过锁相环、FPGA处理模块、时钟综合电路等对恢复时钟进行处理，来实现分组传送网的系统时钟来自同一参考源，通过支路盘、线路盘、CES仿真盘、外时钟输入电路、外时钟输出电路有效快速地实现整个分组传送网络中的系统频率同步，针对分组网络承载多业务，既能保证传统的PDH业务的频率同步，也能保证分组数据异步网络的频率同步，在同步以太网传输领域具有很广泛的应用前景。

（2）本发明通过系统时钟同步与分配单元实现频率同步，具有较高网络可靠性。

（3）本发明根据线路参考源灵活进行选择器的层次化构建选择，具有很好的灵活性。

（4）本发明中的参考源可以进行时钟平滑切换，不受网络负载、延迟、抖动变化的影响，可实现高效率、短延时的以太网同步，实现更快速、层次化的数据业务包转发与平滑过渡。

（5）在本发明实现系统频率同步的基础上，频率同步的信息较丰富，频率精确度高，输出时钟的抖动和跟踪特性可同时达到较高的性能，收敛迅速。

附图说明

图1是本发明实施例中系统频率同步装置的结构简图。

图2是本发明实施例中系统频率同步装置的整体框图。

图3是本发明实施例中FPGA处理模块的结构框图。

图4是本发明实施例中系统频率同步方法的流程图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步的详细描述。

参见图1所示，本发明实施例提供一种分组传送网络中的系统频率同步装置，包括外时钟输入电路、PLL（Phase-Locked Loop，锁相环）电路、FPGA（Field－Programmable Gate Array，现场可编程门阵列）处理模块、时钟综合电路、微机处理器、同步状态字节提取模块、同步状态字节产生模块、分组传送网业务盘、高稳定晶体振荡器、时钟分配电路、HDB3（High Density Bipolar of order 3code，三阶高密度双极性码）编码模块和外时钟输出电路，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与高稳定晶体振荡器、时钟分配电路、HDB3编码模块、外时钟输出电路相连，HDB3编码模块还与外时钟输出电路相连。

外时钟输入电路用于进行外时钟信号的输入信号的电平阻抗匹配处理，输出HDB3/Hz信号给锁相环电路和FPGA处理模块，HDB3为2Mbit数字信号，2MHz为模拟信号。

锁相环电路具有鉴相功能，通过鉴相、HDB3编解码处理和时钟质量等级的处理，从外时钟输入电路输出的HDB3/Hz信号中提取HDB3时钟。

同步状态字节提取模块用于从锁相环电路中鉴相器输出的信号中提取同步状态字节，送入到FPGA处理模块。同步状态字节表示相应的时钟质量的级别，其值越小，代表时钟的质量越高。

FPGA处理模块进行HDB3/Hz的编码及解码，使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源。

高稳定晶体振荡器实现本振功能，为时钟综合电路提供基准频率，由高精度温补晶体振荡器或者高稳定恒温晶体振荡器构成，输出符合系统要求的CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体存储器）电平信号，要求的频率准确度为+0.2ppm（part per million，百万分之几）的频偏。

时钟综合电路以FPGA处理模块输入的参考源频率为基准，输出满足以太网要求的频率，输出25M、50M、62.5M、125M四种可配置频率；支持LVCMOS（Low Voltage Complementary Metaloxide-Semiconductor，低压互补金属氧化物半导体）电平及LVPECL（Low Voltage Positive Emitter-Coupled Logic，低压正射极耦合逻辑）等差分信号电平的输出。时钟综合电路可以工作在自由振荡、保持以及锁定参考源的状态。

微机处理器的CPU产生同步状态字节，对同步状态字节进行封装及解封装；对提取的同步状态字节进行处理，同时进行收发SSM（Synchronization Status Message，同步状态信息）信号的控制（各业务端口的SSM信号均为纯软件处理），并对FPGA处理模块及时钟综合电路进行访问控制和读写操作。

同步状态字节产生模块用于结合微机处理器产生同步状态字节。

分组传送网业务盘用于接入并处理GE信号、FE信号，并锁定系统内的2M信号，输出2M恢复时钟。

时钟分配电路用于对时钟综合电路输出的时钟信号进行分配。

HDB3编码模块用于对同步状态字节产生模块、时钟综合电路输出的信号进行HDB3编码，并将经过HDB3编码的信号送入外时钟输出电路。

外时钟输出电路输出HDB3/Hz信号，向外提供2048kHz/2048kbit/s（HDB3）三级时钟源，用于连接外部BITS（Building Intergrated Timing Supply，大楼综合定时供给系统）系统或者分组传送网其他设备的带外传送。外时钟输入电路、外时钟输出电路的HDB3/Hz编解码类型相吻合。

参见图2所示，锁相环电路包括压控振荡器、低通滤波器、鉴相器，压控振荡器、低通滤波器、鉴相器两两相连构成相位负反馈控制系统的锁相环电路，鉴相器还分别与外时钟输入电路、同步状态字节提取模块、FPGA处理模块相连，鉴相器的两个输入信号间留有一定的相位差，鉴相器用于鉴别输入信号与输出信号之间的相位差，提供维持锁定的直流控制电压，并输出误差电压；低通滤波器滤除误差电压中的噪声和干扰成分，形成压控振荡器的控制电压；压控振荡器的输出振荡频率被控制电压拉向环路输入信号频率，当二者相等时，环路被锁定，称为入锁。

参见图2所示，分组传送网业务盘包括分别与FPGA处理模块相连的第一线路盘、第二线路盘、第一支路盘、第二支路盘、CES（Circuit Emulation Service，电路仿真业务）仿真盘，第一线路盘和第二线路盘均用于接入并处理GE信号；第一支路盘和第二支路盘均用于接入并处理FE信号。第一线路盘有GE业务的n1个端口，提供GE业务接入，第二线路盘有GE业务的n2个端口，提供GE业务接入，n1、n2均为1~8之间的正整数；第一支路盘有FE业务的m1个端口，提供FE业务接入，第二支路盘有FE业务的m2个端口，提供FE业务接入，m1、m2均为1~4之间的正整数。CES仿真盘支持32路2M业务，用于锁定系统内的2M信号，输出2M恢复时钟，在分组传送网络上实现TDM电路交换数据的业务透传。

参见图3所示，FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器，前级预选器分别与优先级控制模块、第二选择器、第三选择器相连，优先级控制模块还分别与同步状态字节提取模块、第二选择器相连，第一选择器的输入端分别与外时钟输入电路、鉴相器的输出端相连，第一选择器的输出端分别与第二选择器、第三选择器的输入端相连，CES仿真盘的输出端也分别与第二选择器、第三选择器的输入端相连，第二选择器、第三选择器的输出端分别与时钟综合电路的输入端相连。

前级预选器用于进行恢复时钟的初级选择和信号丢失的检测，并送到优先级控制模块。

优先级控制模块用于根据同步状态字节的内容、信号丢失检测机制及软件配置，进行各业务端口LOS（LOST of signal，信号丢失）信号优先级的控制，实现系统参考源的优先级选择。

第一选择器用于处理外时钟输入电路和锁相环电路中鉴相器输出的信号，进行HDB3/Hz编码的选择；

第二选择器接收CES仿真盘输出的2M恢复时钟，结合优先级控制模块进行系统参考源的选择，除外时钟源外，可以选择GE和FE源作为参考源，并检测参考源的信号工作状态是否正常，对参考源进行预处理后送给时钟综合电路，实现时钟平滑切换，同时给系统内的模块电路提供所需的各类型的参考时钟；

第三选择器接收CES仿真盘输出的2M恢复时钟，进行导出参考源的选择，并输出参考源的选择结果，具体处理过程如下：首先在FPGA处理模块中选择不包括系统锁相环的导出源，然后时钟综合电路选择通锁相环还是通2M导出信号。

参见图3所示，前级预选器包括同时分别与第二选择器输入端、第三选择器输入端相连的第一线路盘1/n1选择器、第二线路盘1/n2选择器、第一支路盘1/m1选择器、第二支路盘1/m2选择器。

前级预选器进行恢复时钟的初级选择流程如下：

前级预选器从第一线路盘东向业务的物理层数据码流中提取恢复时钟，然后通过第一线路盘1/n1选择器进行1/n1选择，输出2个以太网频率的恢复时钟信号；

前级预选器从第二线路盘西向业务的物理层数据码流中提取恢复时钟，然后通过第二线路盘1/n2选择器进行1/n2选择，输出2个以太网频率的恢复时钟信号；

前级预选器从第一支路盘的物理层数据码流中提取恢复时钟，然后通过第一支路盘1/m1选择器进行m1选择，输出2个以太网频率的恢复时钟信号；

前级预选器从第二支路盘的物理层数据码流中提取恢复时钟，然后通过第二支路盘1/m2选择器进行m2选择，输出2个以太网频率的恢复时钟信号。

在实际应用中，可以通过保持第二选择器及第三选择器不变，增加前级预选器中的选择器，来进行支路盘、线路盘、CES仿真盘、外时钟输入电路等多路数的选择工作，前级预选器的初级选择能保证定时参考源的选择清晰且层次化。经过前级预选器选择输出的恢复时钟信号，每个单盘输出2个恢复时钟；分别为来自外时钟输入电路、CES仿真盘、第一线路盘GE业务、第二线路盘GE业务、第一支路盘的FE业务、第二支路盘的FE业务，各2路参考时钟源，进入下一级的第二选择器、第三选择器，第二选择器、第三选择器均进行输入时钟的预处理及信号丢失的检测工作。

输入时钟的预处理及信号丢失的检测操作步骤如下：

FPGA处理模块检测线路送来的恢复时钟，同时检测各业务端口的信号丢失告警信号；然后根据各业务端口的信号丢失失效条件检测判断线路参考源是否可用，同时完成参考源信号丢失失效条件的检测功能。FPGA处理模块使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源。

参见图2所示，时钟分配电路包括分别与时钟综合电路相连的FPGA时钟分配电路和系统时钟分配电路，时钟分配电路对系统时钟分配电路的输出时钟与FPGA时钟分配电路的输出时钟进行时钟处理的二选一。

参见图2所示，外时钟输出电路包括与时钟综合电路相连的时钟数据输出电路和与HDB3编码模块相连的HDB3编码输出电路，时钟综合电路将时钟信号送到时钟数据输出电路的同时，还送到FPGA时钟分配电路。

FPGA处理模块输出第一参考源及第二参考源，进入时钟综合电路，时钟综合电路利用其内部的锁相环，可任意配置以太网的频率25M、50M、62.5M、125M；输出2M信号，提供给CES仿真盘作为系统时钟，时钟综合电路输出的时钟通过时钟分配电路给系统内的模块或电路提供所需的各种类型的参考时钟。

时钟综合电路输出以太网频率信号，分别送入FPGA时钟分配电路和系统时钟分配电路进行处理，经FPGA时钟分配电路处理的时钟信号送入FPGA处理模块；经系统时钟分配电路处理的时钟信号送入系统。2M时钟信号要求的时钟频率经时钟分配电路的的分频或驱动送到各路输出，并进行时钟信号电平的匹配后，分别作为整个系统物理层芯片、交换芯片、CES仿真盘、FPGA处理模块、锁相环电路、系统时钟所需的参考时钟，实现系统的频率同步。

参见图4所示，在上述系统频率同步装置的基础上，本发明实施例还提供一种系统频率同步方法，包括以下步骤：

S1、锁定线路参考源，系统工作在锁定状态；

S2、结合配置的软件，选择第一线路盘的GE1端口的参考源；

S3、优先级控制模块检测信号丢失状态正常，系统锁源在第一线路盘的GE1端口的参考源；

S4：通过优先级控制模块检测信号丢失状态，判断参考源是否失效，若检测发现GE1端口处于参考源失效（例如信号中断）的状态，则转到步骤S5；若GE1端口的参考源正常，则转到步骤S8；

S5、系统时钟锁定的信号源失效，进入保持状态的工作模式；

S6、结合配置的软件，选择第二线路盘的GE2端口的参考源；检测GE2端口的参考源是否处于正常工作状态，若GE2端口的参考源工作正常，则转到步骤S7；否则返回步骤S5，进入保持状态的工作模式；

S7、切源到GE2端口的参考源，FPGA处理模块结合时钟综合电路内部的数字锁相环可以实现不同定时参考源的平滑切换；

S8：系统锁定线路参考源。

本发明实施例要求锁相环电路的稳定性较高，即使参考时钟源出现瞬断及时钟源切换，也不会导致系统的时钟出现较大的改变，避免失锁状态的发生。

为了实现组网内的整个设备的同步工作，参考源可通过物理层由FE、GE或者CES物理线路或者外时钟输出电路传递给下游站点，下游站点进行相应地时钟处理，保证设备处于时钟锁定上游站点状态，一级级地进行不同层次站点的参考源的时钟锁定，从而实现整个网络系统的频率同步。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明包含这些改动和变型在内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (25)

1.一种分组传送网络中的系统频率同步装置，包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘，其特征在于：还包括外时钟输入电路、锁相环电路、同步状态字节提取模块、同步状态字节产生模块、时钟分配电路、三阶高密度双极性码HDB3编码模块和外时钟输出电路，其中，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与时钟分配电路、HDB3编码模块、外时钟输出电路相连，HDB3编码模块还与外时钟输出电路相连，

外时钟输入电路用于进行外时钟信号的输入信号的电平阻抗匹配处理，输出HDB3/Hz信号给锁相环电路和FPGA处理模块；

锁相环电路具有鉴相功能，通过鉴相、HDB3编解码处理和时钟质量等级的处理，从外时钟输入电路输出的HDB3/Hz信号中提取HDB3时钟；

同步状态字节提取模块用于从锁相环电路输出的信号中提取同步状态字节，送入到FPGA处理模块；

FPGA处理模块进行HDB3/Hz的编码及解码，使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源；

时钟综合电路以FPGA处理模块输入的参考源频率为基准，输出满足以太网要求的频率；

微机处理器的CPU产生同步状态字节，对同步状态字节进行封装及解封装；对提取的同步状态字节进行处理，同时进行收发同步状态信息SSM信号的控制，并对FPGA处理模块及时钟综合电路进行访问控制和读写操作；

同步状态字节产生模块用于结合微机处理器产生同步状态字节；

分组传送网业务盘用于接入并处理千兆以太网GE信号、快速以太网FE信号，并锁定系统内的2M信号，输出2M恢复时钟；

时钟分配电路用于对时钟综合电路输出的时钟信号进行分配；

HDB3编码模块用于对同步状态字节产生模块、时钟综合电路输出的信号进行HDB3编码，并将经过HDB3编码的信号送入外时钟输出电路；

外时钟输出电路输出HDB3/Hz信号，向外提供2048kHz/2048kbit/s三级时钟源，用于连接外部大楼综合定时供给系统或者分组传送网其他设备的带外传送。

2.如权利要求1所述的分组传送网络中的系统频率同步装置，其特征在于：所述锁相环电路由压控振荡器、低通滤波器、鉴相器两两相连构成，鉴相器还分别与外时钟输入电路、同步状态字节提取模块、FPGA处理模块相连，鉴相器的两个输入信号间留有一定的相位差，鉴相器用于鉴别输入信号与输出信号之间的相位差，提供维持锁定的直流控制电压，并输出误差电压；低通滤波器滤除误差电压中的噪声和干扰成分，形成压控振荡器的控制电压；压控振荡器的输出振荡频率被控制电压拉向环路输入信号频率，当二者相等时，环路被锁定。

3.如权利要求2所述的分组传送网络中的系统频率同步装置，其特征在于：所述分组传送网业务盘包括分别与FPGA处理模块相连的第一线路盘、第二线路盘、第一支路盘、第二支路盘、电路仿真业务CES仿真盘，第一线路盘和第二线路盘均用于接入并处理GE信号；第一支路盘和第二支路盘均用于接入并处理FE信号；CES仿真盘支持32路2M业务，用于锁定系统内的2M信号，输出2M恢复时钟，在分组传送网络上实现TDM电路交换数据的业务透传。

4.如权利要求3所述的分组传送网络中的系统频率同步装置，其特征在于：所述第一线路盘包括GE业务的n1个端口，提供GE业务接入，第二线路盘包括GE业务的n2个端口，提供GE业务接入，n1、n2均为1～8之间的正整数；第一支路盘包括FE业务的m1个端口，提供FE业务接入，第二支路盘包括FE业务的m2个端口，提供FE业务接入，m1、m2均为1～4之间的正整数。

5.如权利要求4所述的分组传送网络中的系统频率同步装置，其特征在于：所述FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器，前级预选器分别与优先级控制模块、第二选择器、第三选择器相连，优先级控制模块还分别与同步状态字节提取模块、第二选择器相连，第一选择器的输入端分别与外时钟输入电路、鉴相器的输出端相连，第一选择器的输出端分别与第二选择器、第三选择器的输入端相连，CES仿真盘的输出端也分别与第二选择器、第三选择器的输入端相连，第二选择器、第三选择器的输出端分别与时钟综合电路的输入端相连；

前级预选器用于进行恢复时钟的初级选择和信号丢失的检测，并送到优先级控制模块；

优先级控制模块用于根据同步状态字节的内容、信号丢失检测机制及软件配置，进行各业务端口信号丢失LOS信号优先级的控制，实现系统参考源的优先级选择；

第一选择器用于处理外时钟输入电路和锁相环电路中鉴相器输出的信号，进行HDB3/Hz编码的选择；

第二选择器接收CES仿真盘输出的2M恢复时钟，结合优先级控制模块进行系统参考源的选择，并检测参考源的信号工作状态是否正常，对参考源进行预处理后送给时钟综合电路，实现时钟平滑切换，同时给系统内的模块电路提供所需的各类型的参考时钟；

第三选择器接收CES仿真盘输出的2M恢复时钟，进行导出参考源的选择，并输出参考源的选择结果。

6.如权利要求5所述的分组传送网络中的系统频率同步装置，其特征在于：所述前级预选器包括同时分别与第二选择器输入端、第三选择器输入端相连的第一线路盘1/n1选择器、第二线路盘1/n2选择器、第一支路盘1/m1选择器、第二支路盘1/m2选择器。

7.如权利要求6所述的分组传送网络中的系统频率同步装置，其特征在于：所述前级预选器进行恢复时钟的初级选择流程如下：

前级预选器从第一线路盘东向业务的物理层数据码流中提取恢复时钟，然后通过第一线路盘1/n1选择器进行1/n1选择，输出2个以太网频率的恢复时钟信号；

前级预选器从第二线路盘西向业务的物理层数据码流中提取恢复时钟，然后通过第二线路盘1/n2选择器进行1/n2选择，输出2个以太网频率的恢复时钟信号；

前级预选器从第一支路盘的物理层数据码流中提取恢复时钟，然后通过第一支路盘1/m1选择器进行m1选择，输出2个以太网频率的恢复时钟信号；

前级预选器从第二支路盘的物理层数据码流中提取恢复时钟，然后通过第二支路盘1/m2选择器进行m2选择，输出2个以太网频率的恢复时钟信号。

8.如权利要求5所述的分组传送网络中的系统频率同步装置，其特征在于：所述第二选择器选择外时钟源、GE或FE源作为参考源。

9.如权利要求5所述的分组传送网络中的系统频率同步装置，其特征在于：所述第三选择器进行导出参考源的选择，并输出参考源的选择结果的过程如下：首先在FPGA处理模块中选择不包括系统锁相环的导出源，然后时钟综合电路选择通锁相环还是通2M导出信号。

10.如权利要求5所述的分组传送网络中的系统频率同步装置，其特征在于：所述第二选择器、第三选择器还用于进行输入时钟的预处理及信号丢失的检测。

11.如权利要求10所述的分组传送网络中的系统频率同步装置，其特征在于：所述输入时钟的预处理及信号丢失的检测过程为：所述FPGA处理模块检测线路送来的恢复时钟，同时检测各业务端口的信号丢失告警信号；然后根据各业务端口的信号丢失失效条件，检测线路参考源是否可用，同时完成参考源信号丢失失效条件的检测功能；FPGA处理模块使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源。

12.如权利要求1至11任一项所述的分组传送网络中的系统频率同步装置，其特征在于：所述系统频率同步装置还包括与时钟综合电路相连的高稳定晶体振荡器，所述高稳定晶体振荡器用于实现本振功能，输出符合系统要求的CMOS电平信号，为时钟综合电路提供基准频率。

13.如权利要求12所述的分组传送网络中的系统频率同步装置，其特征在于：所述高稳定晶体振荡器为高精度温补晶体振荡器。

14.如权利要求12所述的分组传送网络中的系统频率同步装置，其特征在于：所述高稳定晶体振荡器为高稳定恒温晶体振荡器。

15.如权利要求12所述的分组传送网络中的系统频率同步装置，其特征在于：所述符合系统要求的CMOS电平信号的频率准确度为+0.2ppm的频偏。

16.如权利要求1至11任一项所述的分组传送网络中的系统频率同步装置，其特征在于：所述时钟综合电路输出25M、50M、62.5M、125M四种可配置频率；支持低压互补金属氧化物半导体LVCMOS电平及低压正射极耦合逻辑LVPECL差分信号电平的输出，工作在自由振荡、保持或锁定参考源的状态。

17.如权利要求16所述的分组传送网络中的系统频率同步装置，其特征在于：所述时钟分配电路包括分别与时钟综合电路相连的FPGA时钟分配电路和系统时钟分配电路，时钟分配电路对系统时钟分配电路的输出时钟与FPGA时钟分配电路的输出时钟进行时钟处理的二选一。

18.如权利要求17所述的分组传送网络中的系统频率同步装置，其特征在于：所述时钟综合电路输出以太网频率信号，分别送入FPGA时钟分配电路和系统时钟分配电路进行处理，经FPGA时钟分配电路处理的时钟信号送入FPGA处理模块；经系统时钟分配电路处理的时钟信号送入系统；2M时钟信号要求的时钟频率经时钟分配电路的的分频或驱动送到各路输出，进行时钟信号电平的匹配后，分别作为整个系统物理层芯片、交换芯片、CES仿真盘、FPGA处理模块、锁相环电路、系统时钟所需的参考时钟，实现系统的频率同步。

19.如权利要求18所述的分组传送网络中的系统频率同步装置，其特征在于：所述外时钟输出电路包括与时钟综合电路相连的时钟数据输出电路和与HDB3编码模块相连的HDB3编码输出电路，时钟综合电路将时钟信号送到时钟数据输出电路的同时，还送到FPGA时钟分配电路。

20.如权利要求19所述的分组传送网络中的系统频率同步装置，其特征在于：所述外时钟输入电路与外时钟输出电路的HDB3/Hz编解码类型相吻合。

21.一种基于权利要求5至20任一项所述系统频率同步装置的分组传送网络中的系统频率同步方法，其特征在于，包括以下步骤：

A、锁定线路参考源，系统工作在锁定状态，结合配置的软件，选择第一线路盘的GE1端口的参考源；优先级控制模块检测信号丢失状态正常，系统锁源在第一线路盘的GE1端口的参考源；

B、通过优先级控制模块检测信号丢失状态，若检测发现GE1端口处于参考源失效的状态，则进入保持状态的工作模式；

C、结合配置的软件，选择第二线路盘的GE2端口的参考源，若检测到GE2端口的参考源处于正常工作状态，则切源到GE2端口的参考源，系统锁定线路参考源。

22.如权利要求21所述的分组传送网络中的系统频率同步方法，其特征在于，步骤B中还包括以下步骤：通过优先级控制模块检测信号丢失状态，若检测发现GE1端口的参考源正常，则系统锁定线路参考源。

23.如权利要求21所述的分组传送网络中的系统频率同步方法，其特征在于，步骤C中还包括以下步骤：若检测到GE2端口的参考源工作不正常，则进入保持状态的工作模式。

24.如权利要求21所述的分组传送网络中的系统频率同步方法，其特征在于：步骤C中通过FPGA处理模块结合时钟综合电路内部的数字锁相环实现不同定时参考源的平滑切换。

25.如权利要求21至24任一项所述的分组传送网络中的系统频率同步方法，其特征在于，步骤C以后还包括以下步骤：参考源通过物理层由FE、GE或者CES物理线路或者外时钟输出电路传递给下游站点，下游站点进行相应地时钟处理，保证设备处于时钟锁定上游站点状态，一级级地进行不同层次站点的参考源的时钟锁定，从而实现整个网络系统的频率同步。