CN102856338A - 分裂栅型mosfet成像探测器及其操作方法 - Google Patents

Abstract

本发明提出一种分裂栅型MOSFET成像探测器及其操作方法，分裂栅型MOSFET结构为在P型衬底正上发设有两层绝缘介质层和控制栅极，两层绝缘介质层之间设有光电子存储层；控制栅极的两侧设有选择栅极，将控制栅极所控制的衬底与探测器源极和漏极隔离开。与控制栅极接触的顶层绝缘介质层是阻止光电子存储层中存储的电荷流失到控制栅极的材料，衬底层或控制栅极面至少有一处为对探测器探测波长透明或半透明的窗口。本发明可有效提高光电子的收集效率，抑制探测器暗电流，对工艺缺陷不敏感，动态范围大，信号读取准确性高。

Description

分裂栅型MOSFET成像探测器及其操作方法

一、技术领域

本发明涉及固态成像探测器件，尤其是关于红外、可见光波段至紫外波段的固态成像探测器的器件结构和工作机制，是一种基于分裂栅结构MOSFET的具有存储功能的非挥发性成像器件及其操作方式。 

二、背景技术

图像传感器在军事民用国防等各个领域都有着非常广泛的应用，如数码相机、移动手机、摄像机等。目前发展的主要固态成像探测器是CCD成像探测器和CMOS-APS。CCD出现的较早，现在其生产制作技术已经相对成熟，它的基本结构是一系列MOS电容进行串联，通过电容上面电压脉冲时序控制半导体表面势阱的产生和变化，进而实现光生电荷信号的存储和转移读出。正是由于这个信号转移和读出的特点，电荷的转移速度受到物理限制，这会导致成像的速度难以提高。另外，由于其相互串联的MOS电容架构和传输电荷的需要，在同一行串联的CCD像素中，任何一个MOS电容失效或者不能正常工作都会影响电荷在该电容出正常传输，从而导致该行CCD中排在电容之后的像素不能正常工作，通常表现为黑条、白条或者暗条。因此，CCD的制作生产对工艺的控制要求极高，所以成品率通常较低，生产成本高。 

而CMOS-APS每个像素是由二极管和晶体管组成，每个像素之间都是独立存在，在整个信号传输过程中不需要串行移动电荷，某一个像素出现问题不影响其他像素的正常性能，所以克服了CCD在此方面的缺点，对工艺的要求也不是那么的苛刻。另外，CMOS-APS在信号处理方面采用单点信号传输，通过简单的X-Y寻址技术，允许从整个排列、部分甚至单元来读出数据，从而提高寻址速度，实现更快的信号传输。但是，由于每个CMOS-APS单元像素都是由一个感光二极管和多个晶体管（含放大器和A/D转换电路）构成，这就使每个像素的感光区域只占据每个像素本身的很小面积，占空比不够理想，并且单元像素的面积也将难以继续缩小，这就为高密度成像传感器的制作带来难以解决的难题。 

通过比较这两种传统的成像探测器的优缺点，发现理想的成像器件应该是CCD像素加上CMOS-APS的阵列架构。在此基础上，目前已经有人提出了基于MOS结构的成像探测器，通过将光吸收区收集的光信号转换为电信号，再通过MOS管将此信号读出来，这样做的好处在于可以充分发挥MOS器件在阵列架构上的并排操作优势，有利于提高器件的操作速度，目前已经有的相关专利和结构如美国 专利US Patent No.6784933，通过在一个浮栅型MOSFET晶体管的源漏两边分别设有一个MOS管作为选择管，利用两个MOS选择管控制阵列中像素的定位选择，将此像素中收集的光信号读出来。这样就可以综合CCD的光收集原理与CMOS0-APS的阵列操作优势，从而提高的成像器件的成像速度，同时还能够保持成像的质量。但是，从结构上看，此成像器件实际上是采用了三个晶体管（两个MOS管和一个浮栅型MOS管）来作为一个像素单元，在像素尺寸上受到了限制，很难做到极小尺寸像素，分辨率也就难以继续提高。 

基于以上分析，为了能够对单元像素尺寸进行缩小，实现高分辨率的成像器件，同时结合了浮栅型MOSFET晶体管的特点，本申请人提出申请了专利CN200910024505.6的光敏复合介质栅MOSFET探测器，此成像器件在结合理CCD与CMOS-APS所具有的优点的同时，其单元像素尺寸能够随着标准集成电路的工艺节点的改进而缩小，从而能够实现超高分辨率。 

本发明将综合三晶体管成像结构与光敏复合介质栅MOSFET探测器在结构和性能上的优点，同时针对其固有的缺陷，提出一种分裂栅型MOSFET成像探测器。 

三、发明内容

本发明目的是：提出一种新型的光敏探测器结构和设置方法，尤其是提出一种新型的分裂栅型MOSFET成像探测器结构及其操作方式。 

本发明技术方案为：分裂栅型复合介质栅MOSFET成像探测器，每个单元探测器的构成是：在衬底P型半导体材料正上方分别设有两层绝缘介质材料和控制栅极，两层绝缘介质材料之间设有光电子存储层，所述光电子存储层是多晶硅、氮化硅，InGaN、金属膜或其他电子导体或半导体材料；控制栅极是多晶硅、金属或透明导电电极。控制栅极面或衬底层至少有一处为对探测器探测波长范围内的光透明或半透明的窗口。 

衬底P型半导体材料上方浮栅MOSFET的两侧设有选择栅极，选择栅极与衬底之间设有绝缘介质层，绝缘介质层材料和厚度与底层绝缘介质层相同。两个选择栅极所控制的衬底的外围P型衬底上设有N型半导体区，构成分裂栅MOSFET的源极和漏极。两个选择栅极设在浮栅MOSFET的两侧，且选择栅极与控制栅极和光电子存储层之间用绝缘介质材料隔开，且将控制栅极所控制的衬底与成像探测器的源极和漏极隔开；绝缘介质材料为氧化硅、氧化硅/氮化硅/氧化硅或其它 高介电常数介质材料。 

两个选择栅极为多晶硅，金属或其它导电电极。 

与控制栅极接触的第二层绝缘介质层是阻止光电子存储层中存储的电荷流失到控制栅极的材料，第二层绝缘介质层即顶层介质，采用氧化硅/氮化硅/氧化硅、氧化硅/氧化铝/氧化硅、氧化硅、氧化铝或其它高介电常数介质材料。与衬底P型半导体材料接触的第一层绝缘介质层即底层介质，有效隔离控制栅极控制下的衬底沟道与光电子存储层，在栅极电压足够高或入射光子能量较高时，把所述沟道中的电子扫入光电子存储层。第一层绝缘介质层采用氧化硅、SiON或其它高介电常数介质材料。 

控制栅极与衬底的电压差要足够大时使得沟道中搜集的光电子能通过隧穿进入光电子存储层，且衬底或栅极面至少有一处为对探测器探测波长的光透明或半透明的窗口。 

所述的分裂栅型MOSFET成像探测器（包括成像阵列获得信号）的操作方式为： 

探测器的光电子搜集与存储过程：在控制栅极加正偏压脉冲，在P型半导体衬底上加负偏压脉冲，同时在两个选择栅极上加一个负偏压脉冲，这样在控制栅极控制下的P型半导体衬底中形成一个耗尽层，当光入射到耗尽层中光子被半导体吸收时，就会产生光电子，光电子在栅极电压的驱使下移动到沟道和底层绝缘层的界面处。由于两个选择栅极施加了一个负偏压，这样就在选择栅极控制的P型半导体衬底中形成了一个高电子势垒，这个高电子势垒将控制栅极控制下的衬底与N型源极和漏极有效的隔离开，保证了衬底耗尽层中收集的光电子不会向源极和漏极方向流失，同时源极和漏极中的电子也受到这个高势垒的阻碍不得进入衬底耗尽层中。当控制栅极所加正偏压足够大时，衬底耗尽层中收集的光电子将通过F-N隧穿的方式进入光电子存储层；如果入射光子能量足够高，大于半导体与底层绝缘介质层的ΔE_c，光电子将可以通过直接隧穿的方式进入光电子存储层。在搜集光电子阶段，源极和漏极可以适当施加大小合适的正偏压，或者直接浮空。 

探测器的光电子读出放大过程：将探测器的源极和衬底接地，漏极接合适的正电压0.1～0.5V，两侧的选择栅极分别加上适当的正电压，使其控制下的P型材料衬底出现N型反型层，提供电子通行的沟道；同时，通过调节控制栅极的正 偏压使分裂栅型MOSFET探测器工作在线性区；通过对输出漏极电流的直接测量，即测量曝光前后漏极电流的两个值进行比较来确定光信号的大小，得到漏极的电流变化量与搜集到的光电子数目的关系如下： 

${\mathrm{\ΔI}}_{\mathrm{DS}}=\frac{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}W}{L}\·\frac{N_{\mathrm{FG}}q}{C_T}\·V_{\mathrm{DS}}$

其中ΔI_DS为曝光前-曝光后漏极电流变化量，N_FG为光电子存储层上存储的光电子数目，C_T为探测器光电子存储层的总等效电容，C_ox为光电子存储层和衬底之间栅氧化层电容，W和L分别为探测器沟道的宽度和长度，μ_n为电子迁移率，q为电子电荷量，V_DS为漏极与源极的电压差。通过以上步骤，就可以将所探测的光强信号通过电流信号测量得到，实现探测器的成像功能。 

探测器的复位过程：在探测器的控制栅极上加一个负偏压脉冲，衬底加上一个适当的正偏压脉冲，两个选择栅极与源极和漏极都浮空，当控制栅极上的负偏压与衬底的正偏压值足够高时，光电子存储层中储存的光电子将会以隧穿的方式被扫回衬底P型半导体材料中，使探测器回复到初始状态，以便进行下一次曝光过程。 

此外，为了能够更准确的得到光强信息，在信号读出阶段，可以采用以下操作方式： 

在曝光之前，将探测器的源极和衬底接地，漏极接合适的正电压0.1～0.5V，两侧的选择栅极分别加上适当的正电压，使其控制下的P型材料衬底出现N型反型层，提供电子通行的沟道。同时在控制栅极分次加两次正偏压，电压值分别为V_CG1和V_CG2，通过测量两次漏极电流I_DS1和I_DS2，得到反映迁移率漂移前的跨导参数： 

${\mathrm{\β}}_1^{\mathrm{CG}}=\frac{C_{\mathrm{CG}}}{C_T}\·\frac{C_{\mathrm{ox}}{\mathrm{\μ}}_{n}W}{L}=\frac{{\mathrm{\ΔI}}_{\mathrm{DS}}}{{\mathrm{\ΔV}}_{\mathrm{CG}}\·V_{\mathrm{DS}}}$

式中μ_n为曝光之前的电子迁移率，C_CG为探测器顶层绝缘介质层电容，C_T为光电子存储层的总等效电容，V_DS为漏极与源极的电压差；ΔV_CG＝V_CG2-V_CG1，ΔI_DS=ΔI_DS2-ΔI_DS1，W/L为控制栅极的宽长比； 

在曝光之后，为了补偿电子迁移率的漂移，在控制栅极上也分别加两次控制电压，电压值分别为V_CG1和V_CG2，通过测量两次漏极电流I^* _DS1和I^* _DS2，得到反映迁移率漂移后的跨导参数： 

${\mathrm{\β}}_2^{\mathrm{CG}}=\frac{{\mathrm{\ΔI}}_{\mathrm{DS}}^{*}}{{\mathrm{\ΔV}}_{\mathrm{CG}}\·V_{\mathrm{DS}}}=\frac{C_{\mathrm{CG}}}{C_T}\·\frac{C_{\mathrm{ox}}{\mathrm{\μ}}_n^{*}W}{L}$

式中μ^* _n为曝光之后的电子迁移率，ΔV_CG＝V_CG2-V_CG1； 

最后利用曝光前后V_CG1偏压下的电流值I^* _DS1和I_DS1，得到曝光前后浮栅上电荷的变化量： 

${\mathrm{\ΔQ}}_{\mathrm{FG}}=(\frac{I_{\mathrm{DS}1}^{*}}{{\mathrm{\β}}_2^{\mathrm{CG}}\·V_{\mathrm{DS}}}-\frac{I_{\mathrm{DSl}}}{{\mathrm{\β}}_1^{\mathrm{CG}}\·V_{\mathrm{DS}}})\·C_{\mathrm{CG}}$

上式准确读出曝光后所搜集到的光电子数目，克服因电子迁移率的漂移而带来的误差,有利于实现正确的成像功能。 

本发明的有益效果为：分裂栅型MOSFET成像探测器兼具很多CCD和CMOS-APS的优点，同时也克服了它们很多的弱点，是下一代成像器件的一个理想选择。分裂栅型MOSFET成像探测器采用与标准集成电路基本兼容的工艺，可以通过对标准工艺的微调来生产分裂栅型MOSFET，从而保证了其大规模生产的良品率和低成本。在器件操作上采用一个晶体管实现成像器件的曝光、读出、放大以及复位等所有操作，在单元尺寸上相比较与CMOS-APS，可以做的更小，而且随着标准集成电路工艺节点的缩小可以继续向小尺寸发展。分裂栅型MOSFET成像探测器在成像阵列上采用与闪存的NOR架构相似的阵列架构，保证了阵列在读出时可以通过X-Y选址来对每一个单元进行操作。相对于CCD成像阵列，其在信号读取过程中需要进行光电子的逐行搬运，这就限制了CCD成像速度，而分裂栅型MOSFET成像探测器避免了这种电子的物理迁移过程，在成像速度上得到保证。除了以上优点之外，分裂栅型MOSFET成像探测器在性能上还有了如下方面的优点： 

有利于光电子的收集和量子效率的提高：分裂栅型MOSFET成像探测器在单元像素结构上采用了控制栅两侧加选择栅的结构，两侧选择栅在器件进行曝光过程时可以加上适当的负偏压，使得在控制栅极和源极与漏极之间形成一个针对电子流动的高势垒，这个高电子势垒将控制栅极控制下的衬底与N型源极和漏极有效的隔离开，同时源极和漏极中的电子也受到这个高势垒的阻碍不得进入衬底耗尽层中。这样控制栅极控制下的衬底耗尽层中收集的光电子就不会从器件两边流走，保证了成像器件的光子收集效率，进而使成像器件的量子效率得到有效的提 高，有益于成像探测器的成像质量的提高。 

有利于暗电流的减小：分裂栅型MOSFET成像探测器在单元结构上由于两个选择栅的存在，将控制栅与源极和漏极有效的隔离开，防止了N型源漏区的电子源进入到控制栅所控制的光电子收集区，避免了对光电子收集的干扰，消除暗电流，有利于成像质量的提高。 

有利于动态范围的提高：分裂栅型MOSFET成像探测器通过在控制栅极上施加偏压，从而在P型衬底上产生耗尽层，用来对光电子进行收集，因此可以通过调节控制栅极上的偏压大小来实现光电子收集的多少。在信号读出时，由于分裂栅型MOSFET信号读出过程完全不会影响信号本身，可以支持多次读出。在具体操作过程中，可以通过改变控制栅极上的偏压来调节输出信号的大小。因此在信号读出时，通过用不同的控制栅极电压读取信号，可以扩大信号相应的动态范围。 

有利于读出信号的准确性提高：分裂栅型MOSFET成像探测器信号读出方式，采用曝光前后两次读取而精确确定入射光子信号，即用曝光前后相同控制栅极偏压下的电流值得到曝光前后光电子存储层上的电荷变化量，再通过算法准确定出探测器所搜集到的光电子数目，还原入射的光强信号，从而克服因曝光前后的栅极氧化层中的缺陷、界面态密度不一致而造成的影响，提高信号读取的准确性。 

附图说明

图1是本发明分裂栅型MOSFET成像探测器结构示意图。 

图2是本发明探测器曝光操作时加偏压示意图。 

图3是本发明探测器曝光过程中能带图变化示意图。 

图4是本发明探测器光电子收集与迁移图。 

图5是本发明探测器信号读出时加偏压示意图。 

图6是本发明探测器信号读出中能带变化示意图（上下图对应着曝光前后能带变化）。 

图7是本发明探测器曝光前后I-V曲线变化示意图。 

图8是本发明探测器成像阵列架构俯视示意图。 

图9是本发明探测器成像阵列结构示意图。 

具体实施方式

本发明分裂栅型MOSFET成像探测器，其单元器件的构成图1所示，具体为：在P型半导体硅晶圆（1）上进行深N型阱（2）注入,在深N型阱上再注入一个P型阱（3），形成分裂栅型MOSFET成像探测器的衬底。分裂栅型MOSFET包含一个浮栅MOSFET和两个选择栅极，两个选择栅极（8）设在浮栅MOSFET的两侧，将控制栅极（7）所控制的衬底与成像探测器的源极和漏极（9）隔开。 

浮栅MOSFET的结构为在P型衬底（3）上分别设有两层绝缘介质层（4）和（6），两层绝缘介质层之间设有光电子存储层（5），在顶层绝缘介质层（6）正上方设有控制栅极（7）。所述光电子存储层（5）是多晶硅，氮化硅、氮化硅、InGaN、金属膜或其它电子导体或半导体；控制栅极（7）是多晶硅、金属或透明导电电极。 

与控制栅极（7）接触的顶层绝缘介质层（6）是阻止光电子存储层（5）中存储的光电子流失到控制栅极的材料，顶层绝缘介质层的材料采用氧化硅/氮化硅/氧化硅、氧化硅/氧化铝/氧化硅、氧化硅、氧化铝或者其它高介电常数材料。P型衬底（3）与光电子存储层（5）之间设有底层绝缘介质层（4），在控制栅极电压足够高或者光子能量足够大时，控制栅极控制下的衬底沟道中的电子将经过底层绝缘介质层被扫入光电子存储层，底层绝缘介质层（4）采用氧化硅、SiON或其它高介电常数介质。 

浮栅MOSFET的两侧设有选择栅极（8），选择栅极与衬底之间设有绝缘介质层，其材料和厚度与底层绝缘介质层（4）相同。两个选择栅极所控制的衬底的外围P型衬底上设有N型半导体区（9），构成分裂栅MOSFET的源极和漏极。两个选择栅极为多晶硅、金属或其它导电电极。 

底层绝缘介质层（4）介质材料为：氧化硅1～10nm，氮化硅1～10nm，HfO₂、Al₂O₃、ZrO₂、Y₂O₃、BaTiO₃，BaZrO₃、ZrSiO₄或Ta₂O₃，其等效SiO₂厚度为1-5nm，或AlGaN 1-100nm； 

顶层绝缘介质层（6）介质材料为：氧化硅/氮化硅/氧化硅，等效SiO₂厚度为12-20nm，氧化硅10-20nm，氧化铝10nm，氧化硅10-20nm，氧化硅10-100nm，HfO₂、ZrO₂、Y₂O₃、BaTiO₃、BaZrO₃、ZrSiO₄、或Ta₂O₃，其等效SiO₂厚度为1-5nm，或AlGaN 1-100nm； 

光电子存储层（5）材料为：多晶硅10-200nm，氮化硅3-10nm或InGaN 10-200nm； 

控制栅极（7）材料为：多晶硅10-200nm，铟锡化合物（ITO）10-200nm，金属或透明导电电极。 

控制栅极与衬底的电压差足够大时使得控制栅极控制下的沟道中收集的光电子能通过隧穿进入光电子存储层（5），且衬底层或栅极面至少有一处为对探测器探测波长透明或半透明的窗口。 

单元探测器制备成阵列，构成分裂栅型MOSFET成像探测器。 

所述探测器的光电子收集、存储、读出放大及复位具体操作为： 

光电子的收集和存储过程：如图2所示，在光电子收集阶段，分裂栅型MOSFET的控制栅极加上一个正偏压脉冲，同时P型衬底上加上一个负偏压脉冲，两个选择栅极加上相同的负偏压脉冲，源极和漏极浮空。此时，在控制栅极控制下的P型衬底形成耗尽层，而选择栅极所控制下的P型衬底则会形成一个相对于电子的高势垒，将分裂栅型MOSFET的耗尽区与源极和漏极隔开。此过程能带变化图如图3所示，在栅极加上偏压后，控制栅极控制下的衬底能带降低，而选择栅极控制下的衬底能带仍处于高势垒状态，从而在控制栅极控制下的衬底中出现了一个电子阱，准备收集光电子。 

当光入射到耗尽区中，如果光子能量hv>半导体禁带宽度E_g（或E_g+ΔE_c），光子将被半导体吸收，会从价带激发出一个电子到导带，形成电子空穴对。被激发的电子在控制栅极正偏压的作用下向底层绝缘介质层和衬底交界处移动，在不同的控制栅极正偏压作用下，将会发生如图4所示的电子迁移过程： 

1）如果光子能量满足hv>E_g+ΔE_c，则产生的光电子将直接越过底层绝缘介质层（4）进入光电子存储层（5），该过程类似与PMT光电子发射，不同之处在于PMT是把光电子发射到真空中，而该过程是将光电子发射进光电子存储层中，此过程如图4中过程3所示； 

2）如果光子能量不足以使激发的电子通过直接跃迁进入到光电子存储层，那么激发的光电子先迁移至底层绝缘介质层与衬底交界处，在控制栅极与P型衬底的电压差足够大时，将使光电子通过直接隧穿 的方式跃过底层绝缘介质层进入到光电子存储层，此过程如图4中过程2所示； 

3）如果控制栅极和P型衬底的电压差达到使电子发生FN隧穿时，那么迁移至底层绝缘介质层与衬底界面处的光电子将通过FN隧穿的方式进入到光电子存储层，此过程如图4中过程1所示。 

在整个光电子收集与存储阶段，选择栅极始终施加负偏压，在光电子收集区与N型源极和漏极之间形成一个高的电子势垒，防止电子从源漏区注入到光电子收集区，同时也阻止了光电子收集区收集的光电子向源漏区流走，提高了光的收集效率的同时，有效的减小了暗电流。 

探测器信号的读出放大过程：如图5所示，在探测器的信号读出阶段，将探测器的源极和衬底接地，漏极接合适的正电压0.1～0.5V，两侧的选择栅极分别加上适当的正电压，使其控制下的P型材料衬底出现N型反型层，提供电子通行的沟道；同时，通过调节控制栅极的正偏压使分裂栅型MOSFET探测器工作在线性区；通过对输出漏极电流的直接测量，即测量曝光前后漏极电流的两个值进行比较来确定光信号的大小，得到漏极的电流变化量与搜集到的光电子数目的关系如下： 

${\mathrm{\ΔI}}_{\mathrm{DS}}=\frac{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}W}{L}\·\frac{N_{\mathrm{FG}}q}{C_T}\·V_{\mathrm{DS}}---\left(1\right)$

其中ΔI_DS为曝光前-曝光后漏极电流变化量，N_FG为光电子存储层上存储的光电子数目，C_T为探测器光电子存储层的总等效电容，C_ox为光电子存储层和衬底之间栅氧化层电容，W和L分别为探测器沟道的宽度和长度，μ_n为电子迁移率，q为电子电荷量，V_DS为漏极与源极的电压差。此过程的能带变化图如图6所示。图7为曝光前后探测器的I-V曲线变化图。 

在光电子的收集与存储过程中，光电子在强电场作用下通过底层绝缘介质层进入到光电子存储层时，光电子会对绝缘介质造成一定的损伤形成缺陷，这些缺陷容易俘获电子成为固定电荷。在读出阶段，当电子从固定电荷和界面态附近经过时就会受到散射使其迁移率发生变化。若按上述方式对曝光前后漏极电流一次读取的方法来确定光电子数目时，就会因为没有考虑曝光前后电子的迁移率变化而使读出的光电子数目不准确。因此为了补偿电子迁移率的漂移，能够将收集到 的光电子数目准确读出，我们采用了曝光前后分别进行两次读取的方法，具体操作方式如下： 

在曝光之前，分别加两次控制电压，电压值分别为V_CG1和V_CG2，使探测器工作在线性区，通过测量两次漏极电流I_DS1和I_DS2，得到反映迁移率漂移前的跨导参数： 

${\mathrm{\β}}_1^{\mathrm{CG}}=\frac{C_{\mathrm{CG}}}{C_T}\·\frac{C_{\mathrm{ox}}{\mathrm{\μ}}_{n}W}{L}=\frac{{\mathrm{\ΔI}}_{\mathrm{DS}}}{{\mathrm{\ΔV}}_{\mathrm{CG}}\·V_{\mathrm{DS}}}---\left(2\right)$

式中μ_n为曝光之前的电子迁移率，C_CG为探测器顶层绝缘介质层电容，C_T为光电子存储层的总等效电容，V_DS为漏极与源极的电压差；ΔV_CG＝V_CG2-V_CG1，ΔI_DS=ΔI_DS2-ΔI_DS1; 

在曝光之后，为了补偿电子迁移率的漂移，也分别加两次控制电压，电压值分别为V_CG1和V_CG2，使探测器工作在线性区，通过测量两次漏极电流I^* _DS1和I^* _DS2，得到反映迁移率漂移后的跨导参数： 

${\mathrm{\β}}_2^{\mathrm{CG}}=\frac{{\mathrm{\ΔI}}_{\mathrm{DS}}^{*}}{{\mathrm{\ΔV}}_{\mathrm{CG}}\·V_{\mathrm{DS}}}=\frac{C_{\mathrm{CG}}}{C_T}\·\frac{C_{\mathrm{ox}}{\mathrm{\μ}}_n^{*}W}{L}---\left(3\right)$

式中μ^* _n为曝光之后的电子迁移率，ΔV_CG＝V_CG2-V_CG1； 

最后利用曝光前后V_CG1偏压下的电流值I^* _DS1和I_DS1，得到曝光前后浮栅上电荷的变化量： 

${\mathrm{\ΔQ}}_{\mathrm{FG}}=(\frac{I_{\mathrm{DS}1}^{*}}{{\mathrm{\β}}_2^{\mathrm{CG}}\·V_{\mathrm{DS}}}-\frac{I_{\mathrm{DS}1}}{{\mathrm{\β}}_1^{\mathrm{CG}}\·V_{\mathrm{DS}}})\·C_{\mathrm{CG}}---\left(4\right)$

式（4）准确读出曝光后所搜集到的光电子数目，克服因电子迁移率的漂移而带来的误差,有利于实现正确的成像功能。 

探测器的复位过程：在探测器的复位阶段，在探测器控制栅极上施加负偏压Vg，P型衬底接正偏压或者接地，选择栅极与源极和漏极浮空。当控制栅极与P型衬底电压差足够大时，光电子存储层中的光电子将会通过隧穿的方式被扫回P型衬底中，从而达到器件复位的目的，等待下一次曝光过程。在具体操作过程中，考虑到过擦出问题，可以结合编程的操作方式，即采用先一次擦出，接着一次FN编程的方式，实现探测器的复位。 

本发明探测器可以依照现有的闪存工艺制备成分裂栅型MOSFET成像探测器 阵列。在过去多年中人们研发出很多种不同的浮栅MOSFET整合架构均可以进行稍加改动用于本发明。图8是一种可用的分裂栅型MOSFET成像探测器阵列俯视图。除选择栅极外，其它的架构均同闪存中NOR架构一样，而所有选择栅极都通过多晶硅连在一起，如图8中的11所示。再用金属导线接在电极上，形成分裂栅型MOSFET成像探测器阵列架构。图9给出了这种成像探测器阵列的结构示意图。 

综上所述，本发明通过利用分裂栅型MOSFET作为成像探测器并提出其光电信号收集与处理的全面解决方案，该器件的阵列可以构成成像芯片。因此利用其它相似结构、材料以及参数的分裂栅型MOSFET来作为成像探测器或成像芯片，将不超过本发明所述的功能原理的核心内涵。 

Claims (10)

1.分裂栅型复合介质栅MOSFET成像探测器，每个单元探测器的构成是：在衬底P型半导体材料正上方分别设有两层绝缘介质材料和控制栅极，两层绝缘介质材料之间设有光电子存储层，所述光电子存储层是多晶硅、氮化硅，InGaN、金属膜或其他电子导体或半导体材料；控制栅极是多晶硅、金属或透明导电电极；控制栅极面或衬底层至少有一处为对探测器探测波长范围内的光透明或半透明的窗口；

衬底P型半导体材料上方浮栅MOSFET的两侧设有选择栅极，选择栅极与衬底之间设有绝缘介质层，绝缘介质层材料和厚度与底层绝缘介质层（4）相同。两个选择栅极所控制的衬底的外围P型衬底上设有N型半导体区（9），构成分裂栅MOSFET的源极和漏极。两个选择栅极（8）设在浮栅MOSFET的两侧，且选择栅极与控制栅极和光电子存储层之间用绝缘介质材料隔开，且将控制栅极（7）所控制的衬底与成像探测器的源极和漏极（9）隔开；绝缘介质材料为氧化硅、氧化硅/氮化硅/氧化硅或其它高介电常数介质材料；

与控制栅极接触的第二层绝缘介质层是阻止光电子存储层中存储的电荷流失到控制栅极的材料，第二层绝缘介质层即顶层介质，采用氧化硅/氮化硅/氧化硅、氧化硅/氧化铝/氧化硅、氧化硅、氧化铝或其它高介电常数介质材料。与衬底P型半导体材料接触的第一层绝缘介质层即底层介质，有效隔离控制栅极控制下的衬底沟道与光电子存储层，在栅极电压足够高或入射光子能量较高时，把所述衬底沟道中的电子扫入光电子存储层；第一层绝缘介质层采用氧化硅、SiON或其它高介电常数介质材料；

控制栅极与衬底的产生的电压差使得衬底沟道中搜集的光电子能通过隧穿进入光电子存储层。

2.根据权利要求1所述的分裂栅型MOSFET成像探测器，其特征是两个选择栅极为多晶硅、金属或其它导电电极。

3.根据权利要求1所述的分裂栅型MOSFET成像探测器，其特征是底层绝缘介质层（4）为：氧化硅1～10nm，氮化硅1～10nm，HfO₂、Al₂O₃、ZrO₂、Y₂O₃、BaTiO₃，BaZrO₃、ZrSiO₄或Ta₂O₃，其等效SiO₂厚度为1～5nm，或AlGaN 1～100nm；

顶层绝缘介质层（6）介质材料为：氧化硅/氮化硅/氧化硅，等效SiO₂厚度为12～20nm，氧化硅10～20nm，氧化铝10nm，氧化硅10～20nm，氧化硅10～100nm，HfO₂、ZrO₂、Y₂O₃、BaTiO₃、BaZrO₃、ZrSiO₄、或Ta₂O₃，其等效SiO₂厚度为1～5nm，或AlGaN 1～100nm；

光电子存储层（5）材料为：多晶硅10～200nm，氮化硅3～10nm或InGaN 10～200nm；

控制栅极（7）材料为：多晶硅10～200nm，铟锡化合物（ITO）10～200nm，金属或透明导电电极。

4.根据权利要求1所述的分裂栅型MOSFET成像探测器，其特征是单元探测器制备成阵列，构成分裂栅型MOSFET成像探测器成像阵列。

5.根据权利要求1-4所述的分裂栅型MOSFET成像探测器的曝光操作方式，其特征是所述曝光过程所加电压时序为：控制栅极加上一个正偏压脉冲，同时P型衬底上加上一个负偏压脉冲，两个选择栅极加上相同的负偏压脉冲，源极和漏极浮空。此时，在控制栅极控制下的P型衬底形成耗尽层，而选择栅极所控制下的P型衬底则会形成一个相对于电子的高势垒，将分裂栅型MOSFET的耗尽区与源极和漏极隔开，准备收集光电子。

6.根据权利要求5所述的曝光过程，其特征是控制栅极所加的电压范围为5～10V，P型衬底所加电压范围为0～-10，选择栅极所加电压范围为0～-10，源极与漏极浮空。

7.根据权利要求1-4所述分裂栅型MOSFET成像探测器的信号读出方法，其特征是所述探测器的光电子读出放大的步骤是：将探测器的源极和衬底接地，漏极接合适的正电压，两侧的选择栅极分别加上适当的正电压，使其控制下的P型材料衬底出现N型反型层，提供电子通行的沟道；同时，通过调节控制栅极的正偏压使分裂栅型MOSFET探测器工作在线性区；通过对输出漏极电流的直接测量，即测量曝光前后漏极电流的两个值进行比较来确定光信号的大小，得到漏极的电流变化量与搜集到的光电子数目的关系如下：

${\mathrm{\ΔI}}_{\mathrm{DS}}=\frac{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}W}{L}\·\frac{N_{\mathrm{FG}}q}{C_T}\·V_{\mathrm{DS}}---\left(1\right)$

其中ΔI_DS为曝光前-曝光后漏极电流变化量，N_FG为光电子存储层上存储的光电子数目，C_T为探测器光电子存储层的总等效电容，C_ox为光电子存储层和衬底之间栅氧化层电容，W/L为探测器控制栅极的宽长比，μ_n为电子迁移率，q为电子电荷量，V_DS为漏极与源极的电压差。

8.根据权利要求7所述的分裂栅型MOSFET成像探测器的曝光操作方式，其特征是控制栅极所加的电压范围为2～10V，选择栅极所加的电压范围为2～5V，衬底与源极接地，漏极所加电压范围为0.1～1V。

9.根据权利要求7所述的分裂栅型MOSFET成像探测器的曝光操作方式，其特征是将收集到的光电子数目准确的读出，采用曝光前后分别两次读取的方法，具体过程为：

在曝光之前，分别加两次控制电压，电压值分别为V_CG1和V_CG2，使探测器工作在线性区，通过测量两次漏极电流I_DS1和I_DS2，得到反映迁移率漂移前的跨导参数：

${\mathrm{\β}}_1^{\mathrm{CG}}=\frac{C_{\mathrm{CG}}}{C_T}\·\frac{C_{\mathrm{ox}}{\mathrm{\μ}}_{n}W}{L}=\frac{{\mathrm{\ΔI}}_{\mathrm{DS}}}{{\mathrm{\ΔV}}_{\mathrm{CG}}\·V_{\mathrm{DS}}}---\left(2\right)$

式中μ_n为曝光之前的电子迁移率，C_CG为探测器顶层绝缘介质层电容，C_T为光电子存储层的总等效电容，V_DS为漏极与源极的电压差；ΔV_CG＝V_CG2-V_CG1，ΔI_DS=ΔI_DS2-ΔI_DS1，W/L为控制栅极的宽长比；

在曝光之后，为了补偿电子迁移率的漂移，也分别加两次控制电压，电压值分别为V_CG1和V_CG2，使探测器工作在线性区，通过测量两次漏极电流I^* _DS1和I^* _DS2，得到反映迁移率漂移后的跨导参数：

${\mathrm{\β}}_2^{\mathrm{CG}}=\frac{{\mathrm{\ΔI}}_{\mathrm{DS}}^{*}}{{\mathrm{\ΔV}}_{\mathrm{CG}}\·V_{\mathrm{DS}}}=\frac{C_{\mathrm{CG}}}{C_T}\·\frac{C_{\mathrm{ox}}{\mathrm{\μ}}_n^{*}W}{L}---\left(3\right)$

式中μ^* _n为曝光之后的电子迁移率，ΔV_CG＝V_CG2-V_CG1；

最后利用曝光前后V_CG1偏压下的电流值I^* _DS1和I_DS1，得到曝光前后浮栅上电荷的变化量：

${\mathrm{\ΔQ}}_{\mathrm{FG}}=(\frac{I_{\mathrm{DS}1}^{*}}{{\mathrm{\β}}_2^{\mathrm{CG}}\·V_{\mathrm{DS}}}-\frac{I_{\mathrm{DS}1}}{{\mathrm{\β}}_1^{\mathrm{CG}}\·V_{\mathrm{DS}}})\·C_{\mathrm{CG}}---\left(4\right)$

式（4）准确读出曝光后所搜集到的光电子数目，克服因电子迁移率的漂移而带来的误差。

10.所述分裂栅型MOSFET成像探测器，其单元结构可以制备成成像探测器阵列，其成像探测器阵列结构特征是分裂栅型MOSFET中的浮栅MOSFET部分依照NOR架构进行组织，而所有单元探测器的选择栅极通过多晶硅或金属连在一起，在所有过程中选择栅极同时进行各项操作，完成探测器阵列所有功能。

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