CN102812640B - 具有模拟及数字反馈控制的锁相环路(pll) - Google Patents

Abstract

本申请公开了具有模拟和数字反馈控制以改进锁相环路PPL反馈控制的PPL。例如在合成器中使用的锁相环路(PLL 200)具有两个连续(模拟)控制环路及一个数字开/关(“继电器式”)控制环路。PLL(200)的控制环路为压控振荡器(VCO 208)提供额外离散时间控制。所述控制环路测量粗调电压(VC)及输入信号(IN)来调整开关电容器阵列(214)以帮助缩短稳定时间。精密锁定检测器(222)监视输入相位误差，而窄窗口电路(226)及宽窗口电路(228)指定电压窗口。基于来自精密锁定检测器(222)的锁定检测及来自窄及宽窗口电路(226、228)的电压窗口，窗口调整电路(224)为开/关(继电器式)控制器(230)设置阈值电压VH、VL。

Description

具有模拟及数字反馈控制的锁相环路(PLL)

技术领域

本发明大体上涉及锁相环路(PLL)且更具体地说，涉及在PLL反馈控制上的改进。

背景技术

锁相环路(PLL)普遍用于合成器子系统中。使用连续校准的常规PLL 100的实例在图1中展示。PLL 100大体上由相位/频率检测器(PFD)202、电荷泵204、环路滤波器206、双增益压控振荡器(VCO)102、分频器220、放大器218及校准电容器CCT组成。在此配置中，有两个分开的模拟环路、一个低带宽环路(以误差放大器218及VCO 102形成)及一个高带宽环路(以分频器220及VCO 102形成)，使得低带宽环路可施加粗调谐电压VC到VCO 102且高带宽环路可施加细调谐电压VF到VCO 102。

在操作中，高带宽环路作为常规单路径PLL操作，通过施加细调谐电压VF到VCO 102而提供低调谐增益特性给VCO 102，然而低带宽环路允许宽频率调谐范围特性的提供。特别关于低带宽环路，跨导误差放大器218放大细调谐电压VF(从环路滤波器206输出)与参考电压REF之间的差异，且将此差异作为电流施加到电容器CCT以便产生粗调谐电压VC，所述粗调谐电压VC被施加到VCO 102以用于宽VCO调谐带宽。低频率环路将宽带VCO粗调谐到其中高带宽环路变得可操作的范围内。此通过提供连续(但低频率)校正给VCO 102得以实现。因为低带宽环路仅可跟踪输入信号中的低频率变化，所以此环路对PLL 100的杂散电平及宽带相位噪声性能将几乎没有直接影响。

高带宽环路直到VCO被调谐到落在VCO细频率输入调谐范围内的频率才操作，在所述范围内细VCO调谐增益变成非零。高带宽环路一般负责设置大体相关噪声特性。在常规单环路PLL中，调谐范围与噪声性能之间的权衡紧密相关。两个环路的使用有效地使此权衡不再相关，允许PLL 100提供超越其它常规单路径PLL的更好性能。

然而，此配置的缺点是PLL 100的缓慢稳定时间。一般来说，缓慢稳定时间可归因于低带宽、粗调谐环路。另一缺点是电容器CCT的尺寸，所述电容器CCT的尺寸经常为很大以抑制放大器218的噪声。由于这些缺点，有一些系统，其中PLL 100不合需要。因此，需要具有改进性能特性的PLL。

一些其它常规电路在以下中描述：吴(Wu)等人，“具有自适应调谐粗调环路的4.2GHz PLL频率合成器(A 4.2GHz PLL Frequency Synthesizer with an Adaptively Tuned Coarse Loop)”，IEEE 2007定制集成电路会议，第547页到第550页；诺尼斯(Nonis)等人，“新低抖动模拟双调谐LC-VCO PLL架构的模型化、设计及特征化(Modeling,Design and Characterization of a New Low-Jitter Analog Dual Tuning LC-VCO PLL Architecture)”，IEEE固态电路期刊，第40卷，第6期，2005年6月，第1303页到第1309页；佩罗特(Perrott)等人，“利用混合模/数环路滤波器及全数字无参考频率采集的2.5-Gb/s多速率0.25-μm CMOS时钟及数据恢复电路(A 2.5-Gb/s Multi-Rate 0.25-μm CMOS Clock and Data Recovery Circuit Utilizing a Hybrid Analog/Digital Loop Filter and All-Digital Referenceless Frequency Acquisition)”，IEEE固态电路期刊，第41卷，第12期，2006年12月，第2930页到第2944页；第6,658,748号美国专利；第6,952,124号美国专利；第7,015,763号美国专利；第7,133,485号美国专利；第7,301,407号美国专利；第7,385,452号美国专利；第2002/0008593号美国专利公开案；第2003/0141936号美国专利公开案；第2005/0212609号美国专利公开案；第2005/0212614号美国专利公开案；第2007/0057736号美国专利公开案；及用于德州仪器公司的时钟产生器零件号CDCE421的数据表。

发明内容

因此，本发明的实例实施例提供一种设备。所述设备包括：压控振荡器(VCO)，其具有：电容性网络，其接收至少部分基于输入信号的第一调谐电压；及开关电容器阵列，其耦合到所述电容性网络；放大器，其接收所述第一调谐电压及参考电压，其中所述放大器放大所述参考电压与所述第一调谐电压之间的差异；开关，其接收所述参考电压及所述参考电压与所述第一调谐电压之间的所述放大的差异；校准电容器，其接收来自开关的输出并产生第二调谐电压；及控制环路，其接收所述输入信号及所述第二调谐电压，其中所述控制器环路控制开关以便当所述设备复位时施加参考电压到所述校准电容器，且其中所述控制环路控制所述开关电容器阵列以调整所述VCO的电容以大体维持相位及频率锁定。

根据本发明的实例实施例，VCO进一步包括耦合到所述电容性网络的电感性网络；及耦合到所述电容性网络的VCO放大器。

根据本发明的实例实施例，控制环路进一步包括：精密锁定检测器；耦合到精密锁定检测器的窗口调整电路；耦合到窗口调整电路的窄窗口电路；耦合到窗口调整电路的 宽窗口调整电路；接收输入信号的分频器；耦合到窗口调整电路及分频器的继电器式(bang-bang)控制器；及耦合到继电器式控制器及开关电容器阵列的计数器。

根据本发明的实例实施例，继电器式控制器进一步包括：第一比较器，其具有第一输入端、第二输入端及输出端，其中第一比较器的第一输入端耦合到开关，且其中第一比较器的第二输入端耦合到窗口调整电路；及第二比较器，其具有第一输入端、第二输入端及输出端，其中第二比较器的第一输入端耦合到开关，且其中第二比较器的第二输入端耦合到窗口调整电路。

根据本发明的实例实施例，继电器式控制器进一步包括：耦合到分频器的第一逆变器；耦合到第一比较器的输出端及分频器的第一触发器；耦合在第一触发器与计数器之间的第二逆变器；耦合到第一触发器及第一逆变器的第二触发器；耦合到第二比较器的输出端及分频器的第三触发器；耦合到第三触发器及第一逆变器的第四触发器；耦合到第二与第四触发器中的每一者及计数器的第一逻辑门；及耦合到第一与第三触发器中的每一者及开关的第二逻辑门。

根据本发明的实例实施例，所述第一、第二、第三及第四触发器是D触发器。

根据本发明的实例实施例，所述第一及第二逻辑门是OR门。

根据本发明的实例实施例，所述开关是多路复用器。

根据本发明的实例实施例，所述开关是单刀双掷开关。

根据本发明的实例实施例，提供一种设备。所述设备包括：相位/频率检测器(PFD)，其接收输入信号；电荷泵，其耦合到PFD；环路滤波器，其耦合到电荷泵，其中环路滤波器产生第一调谐电压；放大器，其接收第一调谐电压及参考电压；开关，其具有第一输入端、第二输入端及输出端，其中第一输入端接收参考电压，且其中第二输入端耦合到放大器；校准电容器，其耦合到开关的输出端，其中校准电容器产生第二调谐电压；VCO，其具有：耦合到电容性网络的电感性网络；耦合到电感性网络的电容性网络，其中电容性网络耦合到环路滤波器及校准电容器以接收第一与第二调谐电压；耦合到电感性网络的开关电容器阵列；及耦合到电感性网络的VCO放大器；分频器，其耦合到VCO及PFD；及控制环路，其接收输入信号且耦合到开关、校准电容器及开关电容器阵列，其中控制器环路控制开关以便在设备复位时施加参考电压到校准电容器，且其中控制环路控制开关电容器阵列以便调整VCO的电容以大体维持相位及频率锁定。

根据本发明的实例实施例，提供一种设备。所述设备包括：PFD，其接收输入信号；电荷泵，其耦合到PFD；环路滤波器，其耦合到电荷泵，其中环路滤波器产生第一调谐电压；放大器，其接收第一调谐电压及参考电压；开关，其具有第一输入端、第二输入 端及输出端，其中第一输入端接收参考电压，且其中第二输入端耦合到放大器；校准电容器，其耦合到开关的输出端，其中校准电容器产生第二调谐电压；VCO，其具有：耦合到电容性网络的电感性网络；耦合到电感性网络的电容性网络，其中电容性网络耦合到环路滤波器及校准电容器以便接收第一与第二调谐电压；耦合到电感性网络的开关电容器阵列；及耦合到电感性网络的VCO放大器；第一分频器，其耦合到VCO及PFD；及控制环路，其具有：耦合到PFD的精密锁定检测器；具有第一输入端、第二输入端及输出端的第一比较器，其中第一比较器的第一输入端耦合到开关，且其中第一比较器的第二输入端耦合到窗口调整电路；具有第一输入端、第二输入端及输出端的第二比较器，其中第二比较器的第一输入端耦合到开关，且其中第二比较器的第二输入端耦合到窗口调整电路；接收输入信号的第二分频器；耦合到第二分频器的第一逆变器；耦合到第二比较器的输出端及分频器的第一D触发器；耦合到D第一触发器的第二逆变器；耦合到第一D触发器及第一逆变器的第二D触发器；耦合到第三比较器的输出端及分频器的第三D触发器；耦合到第三D触发器及第一逆变器的第四D触发器；耦合到第三与第四D触发器中的每一者的第一OR门；耦合到第一与第二D触发器中的每一者及第一比较器的第二输入端的第二OR门；及耦合到第二逆变器、第二OR门及开关电容器阵列的计数器。

附图说明

参考附图描述实例实施例，其中：

图1是使用连续校准的常规PLL的实例的电路图；

图2是根据本发明的实例实施例利用连续及离散控制的PLL的实例的电路图；及

图3是图2的继电器式控制器的更具体实例的电路图。

具体实施方式

图2中，参考数字200大体指明根据本发明的实例实施例的PLL。PLL 200大体上由PFD 202、电荷泵204、环路滤波器206、VCO 208、放大器218、开关S1、分频器220及控制环路组成。VCO 208大体上由电感性网络210、电容性网络212、开关电容器阵列214及VCO放大器216组成。控制环路大体上由精密锁定检测器222、窄窗口电路226、宽窗口电路228、窗口调整电路224、继电器式控制器230、计数器232及分频器234组成。

一般来说，PFD 202、电荷泵204、环路滤波器206、VCO 208及分频器220作为高 带宽环路操作以从输入信号产生输出信号OUT，类似于PLL 100的高带宽环路。PFD 202将来自分频器220的反馈信号与输入信号IN进行比较以产生用于电荷泵204的上升及下降信号。来自电荷泵204的输出通过环路滤波器206进行滤波以产生用于VCO 208的电容性网络212的细调谐电压VF，所述VCO 208操作电感电容器(LC)VCO。另外，放大器218及校准电容器CCT大体作为类似于PLL 100的低带宽环路的低带宽环路的部分操作。

然而在操作中，PLL 200的控制环路为VCO 208提供额外的离散时间控制，此是PLL100所没有的。通常，控制环路测量粗调电压VC及输入信号IN以便调整开关电容器阵列214(其大体上由金属－绝缘体－金属(MIM)电容器组成)以大体上帮助减少PLL 200的稳定时间(与PLL 100相比较)。此一般通过设置操作窗口及当PLL 200在操作窗口之一者外时对电容器阵列作出调整而实现。

首先参照精密锁定检测器222、窗口调整电路224、窄窗口电路226及宽窗口电路228，这些电路一般为PLL 200设置操作窗口。精密锁定检测器222一般是监视输入相位误差的极高精确性的锁定检测器，而窄窗口电路226及宽窗口电路228中的每一者指定一电压窗口。举例来说，用于窄窗口电路226的窄电压窗口可在约0.8V与约1.0V之间，而用于宽窗口电路228的宽电压窗口可在约0.5V到约1.5V之间。基于来自精密锁定检测器222的锁定检测及来自电路226及/或228的电压窗口，窗口调整电路224可为继电器式控制器230设置阈值电压VH及VL以对应于宽电压窗口或窄电压窗口。

术语“继电器式控制器”用于指在基于运行高于高阈值或运行低于低阈值的监视条件的两种状态间突然切换的开/关控制器(也称为“磁滞控制器”)。所述术语常结合接受二进制输入的电路的控制而使用，所述二进制输入的一个状态对应于“开”状态且所述二进制输入的一个状态对应于“关”状态。

当PLL 200复位(其一般发生在当粗调谐电压VC在宽电压窗口或低电压窗口外时，取决于正在使用所述电压窗口中的哪一种)时，继电器式控制器230为精密锁定检测器222、窗口调整电路224及开关S1置位复位信号RESET。复位期间，精密锁定检测器222及窗口调整电路224复位阈值电压VH及VL以一般对应于通过窄电压窗口电路226设置的窄电压窗口，且开关S1(其可为单刀双掷开关或多路复用器)经设置以施加参考电压REF到校准电容器CCT、电容性网络(其大体上由变抗器组成)。通过分频器234提供的采样时钟信号的周期确定RESET被置位的时间周期。复位周期期间，电容器CCT被充电到电压VC＝VREF。电压VREF应在由VH及VL设置的窗口内的中心且导致比较器312及310的输出为“0”。一旦VC被再次定为中心，采样时钟的下一个上升沿将终 止RESET事件，导致继电器式控制器230设置开关S1以施加放大器218的输出到电容器CCT，从而再启用低带宽环路。RESET事件也将导致继电器式控制器230提供上升信号UP与调谐信号TUNE上的正脉冲到时钟计数器232，时钟计数器232控制开关电容器阵列214。信号UP的逻辑电平确定计数器增加还是减少及VCO频率增加还是减少。如果RESET事件由VC上升到大于VH造成，那么信号UP＝逻辑HIGH且VCO数字调谐频率增加。如果RESET事件由VC下降到低于VL造成，那么UP＝逻辑LOW且数字调谐频率字减少。只要VC在VL与VH之间，将不存在复位事件且TUNE上没有正边沿或对计数器232没有任何调整。

复位周期结束时，低带宽环路再次可操作但以新数字调谐字施加到VCO。环路将尝试调整VC以用新数字调谐字获得相位锁定。假如信号VC再次超过VH或VL，则另一RESET事件将发生且数字调谐字将因此得到调整。此过程将重复直到环路获得相位锁定，使用窄窗口设置将VC稳定到VL与VH之间的电压。在精密锁定检测器222感测到已获得相位锁定之后，窗口调整电路224调整阈值电压以对应于宽电压窗口。

具有两个电压窗口的原因是经常需要大体上防止控制环路在获得初始数字锁定后继续调整(即，超过指定频率或温度范围)以避免PLL 200的扰动及再次稳定于连续(低带宽与高带宽)环路。假如粗调谐电压VC在初始锁定期间稳定在窄电压窗口的边缘，则可发生此情况。此状况下可仅使用少量噪声或温度漂移以触发继电器式控制环路。通过包含与使用宽电压窗口增加磁滞，一般可避免此状况。

转向图3，可更具体地见到继电器式控制器的实例。通常，阈值电压VH与VL(其一般对应于窄电压窗口或宽电压窗口)分别被施加到比较器312的负输入端及310的正输入端，同时粗调谐电压VC被施加到比较器312及310的正及负输入端。比较器312及310的输出由D触发器314及318及316及320锁存。应注意触发器314及318通过采样时钟234的上升沿触发，同时由于逆变器322，触发器316及320通过采样时钟234的下降沿触发，因此可获得比较器输出信号的(半采样周期)延迟版本以便为计数器232时钟输入产生RESET、UP控制及TUNE脉冲。

当调谐电压VC上升到高于阈值电压VH时，比较器312输出“1”。此输出分别在采样时钟234的上升及下降沿被D触发器314及316锁存。或者，如果粗调谐电压降到低于阈值电压VL，则比较器310输出“1”，其被D触发器318及320锁存。基于来自比较器312或314的“1”，OR门324输出逻辑高信号或“1”，其对应于复位信号RESET的置位及计数器232及开关电容器阵列214增加或减少(以便增加或减少VCO频率)的需要。增加或减少的决定是基于触发器314的输出(比较器312的延迟采样)，其中逻辑高 输出指示已超过VH阈值且VCO频率太低。此指示通过逆变器328传递以产生施加到计数器232的上升/下降控制的信号UP。计数器232也需要趋正时钟沿以用于发生上升/下降调整。此由OR门326的输出提供，对应于调谐脉冲信号TUNE。在任一采样周期期间TUNE上的上升沿只发生一次且只有在VC上升到高于VH或下降到低于VL时才会发生。进一步来说，由触发器316及320引入的半采样周期延迟实现了TUNE时钟沿相对于信号UP(计数器上升/下降控制)的适当时序以确保计数器232的可靠操作。

应注意的是，继电器式控制器230的可靠操作很大程度上取决于精密锁定检测器222的稳健性，精密锁定检测器222的稳健性又依赖于在PFD 202及电荷泵204中有低DC偏移。常规单环路PLL中，电荷泵输出电压可以自由地稳定于供应轨内的任何电压，从而导致次优DC偏移性能。另一方面，并入低带宽环路的PLL将以等于电压REF的电荷泵电压(VF)稳定，由于放大器218中的高增益，电荷泵电压(VF)通常被置于中间供应电压。此是有利条件，因为其极大地改进了电荷泵内引起偏移问题的上升/下降电流源内的匹配。此又允许设计出比使用单环路架构可能达到的性能更精密的锁定检测器。在实施PLL 200的继电器式控制器算法中已利用了低带宽环路的此重要益处。

由于PLL 200的配置，可实现超越常规PLL的若干优点。通过在开关电容器阵列214内使用数字控制的MIM电容器，可减小VCO 208的全模拟调谐范围，且VCO 208的细及粗调节增益减少。另外，通过调整非线性调谐电容器(例如，变抗器)对线性调谐电容器(例如，MIM电容器)的比率可改进VCO 208的相位噪声。还减少的有：参考杂散信号及谐波以及减少针对给定相位噪声的VCO电流与减少PLL 200内其中电流约束噪声性能的其它地方的电流的能力。对寄生的敏感性也减少，且减少了PLL 100上的稳定时间。

本文意图涵盖具有在实例实施例的背景下描述的特征或步骤中的一者或一者以上的不同组合的实施例，所述实例实施例具有所有此些特征或步骤或仅其中一些。所属领域的技术人员将了解在所主张的本发明的范围内许多其它实施例及改变也是可能的。

Claims (12)

1.一种锁相环路(PLL)，其包括：

压控振荡器VCO，其具有：

电容性网络，其接收至少部分基于输入信号的第一调谐电压；及

开关电容器阵列，其耦合到所述电容性网络；

放大器，其接收所述第一调谐电压及参考电压，其中所述放大器放大所述参考电压与所述第一调谐电压之间的差异；

开关，其接收所述参考电压及所述参考电压与所述第一调谐电压之间的所述放大差异；

校准电容器，其接收来自所述开关的输出且产生第二调谐电压；及

控制环路，其接收所述输入信号及所述第二调谐电压，其中所述控制环路控制所述开关以便当所述锁相环路复位时施加所述参考电压到所述校准电容器，且其中所述控制环路控制所述开关电容器阵列以便调整所述VCO的电容以维持相位及频率锁定，

其中所述控制环路进一步包括：

精密锁定检测器；

窗口调整电路，其耦合到所述精密锁定检测器；

窄窗口电路，其耦合到所述窗口调整电路；

宽窗口电路，其耦合到所述窗口调整电路；

分频器，其接收所述输入信号；

开/关控制器，其耦合到所述窗口调整电路及所述分频器；及

计数器，其耦合到所述开/关控制器及所述开关电容器阵列。

2.根据权利要求1所述的锁相环路，其中所述VCO进一步包括：

电感性网络，其耦合到所述电容性网络；及

VCO放大器，其耦合到所述电容性网络。

3.根据权利要求1所述的锁相环路，其中所述开/关控制器进一步包括：

第一比较器，其具有第一输入端、第二输入端及输出端，其中所述第一比较器的所述第一输入端耦合到所述开关，且其中所述第一比较器的所述第二输入端耦合到所述窗口调整电路；及

第二比较器，其具有第一输入端、第二输入端及输出端，其中所述第二比较器的所述第一输入端耦合到所述开关，且其中所述第二比较器的所述第二输入端耦合到所述窗口调整电路。

4.根据权利要求3所述的锁相环路，其中所述开/关控制器进一步包括：

第一逆变器，其耦合到所述分频器；

第一触发器，其耦合到所述第一比较器的所述输出端及所述分频器；

第二逆变器，其耦合在所述第一触发器与所述计数器之间；

第二触发器，其耦合到所述第一触发器及所述第一逆变器；

第三触发器，其耦合到所述第二比较器的所述输出端及所述分频器；

第四触发器，其耦合到所述第三触发器及所述第一逆变器；

第一逻辑门，其耦合到所述第二及第四触发器中的每一个及所述计数器；及

第二逻辑门，其耦合到所述第一及第三触发器中的每一个及所述开关。

5.根据权利要求4所述的锁相环路，其中所述第一、第二、第三及第四触发器是D触发器。

6.根据权利要求4所述的锁相环路，其中所述第一及第二逻辑门是OR门。

7.根据权利要求1所述的锁相环路，其中所述开关是多路复用器。

8.一种锁相环路(PLL)，其包括：

相位/频率检测器PFD，其接收输入信号；

电荷泵，其耦合到所述PFD；

环路滤波器，其耦合到所述电荷泵，其中所述环路滤波器产生第一调谐电压；

放大器，其接收所述第一调谐电压及参考电压；

开关，其具有第一输入端、第二输入端及输出端，其中所述第一输入端接收所述参考电压，且其中所述第二输入端耦合到所述放大器；

校准电容器，其耦合到所述开关的所述输出端，其中所述校准电容器产生第二调谐电压；

VCO，其具有：

电感性网络；

电容性网络，其耦合到所述电感性网络，其中所述电容性网络耦合到所述环路滤波器及校准电容器以接收所述第一及第二调谐电压；

开关电容器阵列，其耦合到所述电感性网络；及

VCO放大器，其耦合到所述电感性网络；

分频器，其耦合到所述VCO及所述PFD；及

控制环路，其接收所述输入信号并且耦合到所述开关、所述校准电容器及所述开关电容器阵列，其中所述控制环路控制所述开关以便当所述锁相环路复位时施加所述参考电压到所述校准电容器，且其中所述控制环路控制所述开关电容器阵列以便调整所述VCO的电容以维持相位及频率锁定，

其中所述分频器是第一分频器，且其中所述控制环路进一步包括：

精密锁定检测器，其耦合到所述PFD；

窗口调整电路，其耦合到所述精密锁定检测器；

窄窗口电路，其耦合到所述窗口调整电路；

宽窗口电路，其耦合到所述窗口调整电路；

第二分频器，其接收所述输入信号；

开/关控制器，其耦合到所述窗口调整电路及所述第二分频器；及

计数器，其耦合到所述开/关控制器及所述开关电容器阵列。

9.根据权利要求8所述的锁相环路，其中所述开/关控制器进一步包括：

第一比较器，其具有第一输入端、第二输入端及输出端，其中所述第一比较器的所述第一输入端耦合到所述开关，且其中所述第一比较器的所述第二输入端耦合到所述窗口调整电路；及

第二比较器，其具有第一输入端、第二输入端及输出端，其中所述第二比较器的所述第一输入端耦合到所述开关，且其中所述第二比较器的所述第二输入端耦合到所述窗口调整电路。

10.根据权利要求9所述的锁相环路，其中所述开/关控制器进一步包括：

第一逆变器，其耦合到所述第二分频器；

第一触发器，其耦合到所述第一比较器的所述输出端及所述第二分频器；

第二逆变器，其耦合在所述第一触发器与所述计数器之间；

第二触发器，其耦合到所述第一触发器及所述第一逆变器；

第三触发器，其耦合到所述第二比较器的所述输出端及所述第二分频器；

第四触发器，其耦合到所述第三触发器及所述第一逆变器；

第一逻辑门，其耦合到所述第二及第四触发器中的每一个及所述计数器；及

第二逻辑门，其耦合到所述第一及第三触发器中的每一个及所述开关。

11.根据权利要求10所述的锁相环路，其中所述第一、第二、第三及第四触发器是D触发器；且其中所述第一及第二逻辑门是OR门。

12.一种锁相环路(PLL)，其包括：

PFD，其接收输入信号；

电荷泵，其耦合到所述PFD；

环路滤波器，其耦合到所述电荷泵，其中所述环路滤波器产生第一调谐电压；

放大器，其接收所述第一调谐电压及参考电压；

开关，其具有第一输入端、第二输入端及输出端，其中所述第一输入端接收所述参考电压，且其中所述第二输入端耦合到所述放大器；

校准电容器，其耦合到所述开关的所述输出端，其中所述校准电容器产生第二调谐电压；

VCO，其具有：

电感性网络；

电容性网络，其耦合到所述电感性网络，其中所述电容性网络耦合到所述环路滤波器及校准电容器以便接收所述第一及第二调谐电压；

开关电容器阵列，其耦合到所述电感性网络；及

VCO放大器，其耦合到所述电感性网络；

第一分频器，其耦合到所述VCO及所述PFD；及

控制环路，其具有：

精密锁定检测器，其耦合到所述PFD；

第一比较器，其具有第一输入端、第二输入端及输出端，其中所述第一比较器的所述第一输入端耦合到所述开关，且其中所述第一比较器的所述第二输入端耦合到窗口调整电路；

第二比较器，其具有第一输入端、第二输入端及输出端，其中所述第二比较器的所述第一输入端耦合到所述开关，且其中所述第二比较器的所述第二输入端耦合到所述窗口调整电路；

第二分频器，其接收所述输入信号；

第一逆变器，其耦合到所述第二分频器；

第一D触发器，其耦合到所述第一比较器的所述输出端及所述第二分频器；

第二逆变器，其耦合到所述第一D触发器；

第二D触发器，其耦合到所述第一D触发器及所述第一逆变器；

第三D触发器，其耦合到所述第二比较器的所述输出端及所述第二分频器；

第四D触发器，其耦合到所述第三D触发器及所述第一逆变器；

第一OR门，其耦合到所述第二及第四D触发器中的每一个；

第二OR门，其耦合到所述第一及第三D触发器中的每一个及所述开关；及

计数器，其耦合到所述第二逆变器、所述第一OR门及所述开关电容器阵列。