CN102811047A - 耐高压总线保持电路及操作电路的方法 - Google Patents

耐高压总线保持电路及操作电路的方法 Download PDF

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Abstract

本发明提供了一种耐高压总线保持电路以及一种操作该总线保持电路的方法，使用在上拉晶体管的控制端子与总线之间并联的第一和第二控制晶体管。第一控制晶体管用于在上拉操作模式期间使上拉晶体管导通。第二控制晶体管用于当总线上的电压超过阈值时使下拉晶体管截止。

Description

耐高压总线保持电路及操作电路的方法
技术领域
本公开涉及一种耐高压总线保持电路及一种操作该总线保持电路的方法。
背景技术
总线保持电路是在输入/输出(I/O)电路中使用的弱反相电路，用于将三态总线保持到所需有效逻辑电平。典型总线保持电路包括上拉晶体管和下拉晶体管，用于在需要时上拉或下拉三态总线上的电压。当节点与三态总线相连时，总线保持电路阻止浮节点。否则，将使上拉和下拉晶体管导通，从而使电源与地短路，这将导致不期望的功率耗散。
因为用于制造器件的半导体工艺缩减了，所以端子两端的最大可耐受电压降低，以确保适当的使用期操作。然而，为了遵循传统器件，利用不同半导体处理技术构建的电路需要与具有不同电压的系统接口连接，这可以通过总线保持电路来实现。
已经开发了耐高压的各种总线保持电路，用于更好地与不同系统接口连接。然而，这些常规耐高压总线保持电路具有很多缺点。例如，一些常规耐高压总线保持电路(1)在目标总线上的电压为高时消耗静态电流，(2)不适合于低功率应用，和/或(3)需要至少一个器件(其需要附加处理步骤)，这增大了制造成本。
因此，需要一种耐高压总线保持电路及一些操作该电路的方法，不具有这些缺点中的至少一些。
发明内容
一种耐高压总线保持电路及一种操作该总线保持电路的方法，使用在上拉晶体管的控制端子与总线之间并联的第一和第二控制晶体管。第一控制晶体管用于在操作的上拉模式期间使上拉晶体管导通。第二控制晶体管用于当总线上的电压超过阈值时使下拉晶体管截止。
在实施例中，总线保持电路包括第一和第二上拉晶体管、第一下拉晶体管以及第一和第二控制晶体管。第一和第二上拉晶体管在总线与高压轨线之间的第一电流路径上串联。第一下拉晶体管位于所述总线与低压轨线之间的第二电流路径上。第一和第二控制晶体管在第二上拉晶体管的控制端子与所述总线之间并联。第一控制晶体管用于在上拉操作模式期间使第二上拉晶体管导通。第二控制晶体管用于当所述总线上的电压超过阈值时使第二上拉晶体管截止。总线保持电路还可以包括：第二下拉晶体管，在所述总线与第一下拉晶体管之间的第二电流路径上与第一下拉晶体管串联。
在实施例中，一种操作总线保持电路的方法，包括：在总线保持电路的上拉操作模式期间，使用与第二上拉晶体管的控制端子和总线相连的第一控制晶体管，使在所述总线与高压轨线之间的第一电流路径上串联的第一和第二上拉晶体管导通；在总线保持电路的下拉操作模式期间，使在所述总线与低压轨线之间的第二电流路径上的第一下拉晶体管导通；以及当所述总线上的电压超过阈值时，使用第二下拉晶体管的控制端子和所述总线之间与第一控制晶体管并联的第二控制晶体管，使第二下拉晶体管截止。
附图说明
通过结合附图以本发明的原理的示例的方式描述的以下详细描述，本发明的实施例的其它方面和优势将变得显而易见。
图1是根据本发明实施例的耐高压总线保持电路的示意图。
图2是正常操作模式期间从电路仿真获得的图1的总线保持电路的总线电压VBUS与节点电压VX的图。
图3是总线上输入5V期间从电路仿真获得的图1的总线保持电路的总线电压VBUS与节点电压VX和VINT的图。
图4是在高阻抗和上拉模式中，从电路仿真获得的图1的总线保持电路的总线电压VBUS对电流特性的图。
图5是根据本发明另一实施例的耐高压总线保持电路的示意图。
图6是根据本发明实施例的操作总线保持电路的方法的工艺流程图。
贯穿本描述，相似参考标记可以用于标识相似元件。
具体实施方式
应容易理解，可以按照多种不同配置对本文概括描述的且在附图中示出的实施例的部件进行布置和设计。因此，附图中示出的各种实施例的以下详细描述并非旨在限制本公开的范围，而是仅对各种实施例加以表示。尽管在附图中呈现了实施例的多个方面，但是除非特别指示，否则附图不必按照比例绘制。
在所有方面中，所描述的实施例被认为仅是说明性的，而非限制性的。因此，本发明的范围由所附权利要求进行指示，而不是由该详细描述进行指示。落入权利要求的等价物的含义和范围内的所有变化均包含在其范围内。
贯穿本说明书，对特征、优点或类似语言的引用并非暗示可以利用本发明实现的所有特征和优势应该是或是任何单个实施例。此外，指代特征和优点的语言被理解为意味着在至少一个实施例中包括结合实施例描述的特定特征、优势或特性。因此，贯穿本说明书，对特征和优点及类似语言的讨论可以但不必指代相同实施例。
此外，在一个或多个实施例中，可以以任何适当方式结合所描述的本发明的特征、优势和特性。鉴于本文的描述，相关领域技术人员应认识到，可以在没有特定实施例的特定特征或优势中的一个或多个的情况下，实践本发明。在其它情况下，在某些实施例中，可以认识到附加特征和优点，该附加特征和优点可以不存在于本发明的所有实施例中。
贯穿本说明书，对“一个实施例”、“实施例”或类似语言意味着，在至少一个实施例中包括结合所指示实施例描述的特定特征、结构或特性。因此，贯穿本说明书，短语“一个实施例”、“实施例”或类似语言可以但不必全部指代相同实施例。
现在，转到图1，示出了根据本发明实施例的耐高压总线保持电路100。总线保持电路在设计和实现上是简单的。此外，对于上拉控制信号的状态和下拉控制信号的禁用状态而言，总线保持电路是耐高压的，总线保持电路可配置在不同可操作模式下，并且总线保持电路被配置为限制栅极氧化层应力和热载流子劣化。此外，在基线互补金属氧化物半导体(CMOS)工艺技术中可实现总线保持电路，而无需任何特殊工艺选项，因而不会导致附加制造成本。最后，总线保持电路不消耗静态电流。
如图1所示，总线保持电路100包括两个串联的P沟道金属氧化物半导体(PMOS)上拉晶体管102和104、两个串联的N沟道金属氧化物半导体(NMOS)下拉晶体管106和108、两个并联的控制晶体管110和112，以及n阱浮动(n-well floating，NWF)发生器电路114。PMOS上拉晶体管102和104在高电源电压轨线116与总线118之间的第一电流路径上串联，使得PMOS上拉晶体管102经由节点120连接在电源电压轨线与PMOS上拉晶体管104之间，以及PMOS上拉晶体管104连接在PMOS上拉晶体管102与总线118之间。在所示实施例中，高电源电压轨线116提供正电源电压(VDD)。NMOS下拉晶体管106和108在总线118与低电源电压轨线122(可以是电接地)之间的第二电流路径串联，使得NMOS下拉晶体管106连接在总线与NMOS下拉晶体管108之间，以及NMOS下拉晶体管108连接在NMOS下拉晶体管106与低电源电压轨线之间。在所示实施例中，低电源电压轨线提供负电源电压(VSS)。尽管晶体管102、104、106、108、110和112被示为和被描述为PMOS或NMOS晶体管，但是在其它实施例中，这些晶体管可以是其它类型的晶体管，比如双极型晶体管。
PMOS上拉晶体管102的栅极或控制端子与外部控制器(未示出)相连，以接收上拉(PUP)信号。NMOS下拉晶体管108的栅极或控制端子也与外部控制器相连，以接收下拉(PDN)信号。NMOS下拉晶体管106的栅极和控制端子与高电源电压轨线116相连，以接收VDD。PMOS上拉晶体管104的栅极或控制端子与两个并联的控制晶体管110和112相连。
PMOS上拉晶体管102和104的衬底(或主体)与NWF发生器电路114的输出相连，以接收NWF偏置信号。NWF发生器电路与高电源电压轨线116和总线118相连，并被配置为产生NWF偏置信号，其中如下所描述的，所述NWF偏置信号可以被设置为不同电压。NWF发生器电路是已知部件，因而本文没有进行详细描述。NMOS下拉晶体管106和108的衬底(或主体)与低电源电压轨线122相连，以接收VSS。
在该实施例中，并联的控制晶体管110和112分别是NMOS晶体管和PMOS晶体管。NMOS控制晶体管110与PMOS上拉晶体管104的栅极(经由节点124)和总线118相连，因而能够使PMOS上拉晶体管104的栅极连接至总线。类似地，PMOS控制晶体管112与PMOS上拉晶体管104的栅极(经由节点124)和总线118相连，因而能够使PMOS上拉晶体管104的栅极连接至总线。在PMOS上拉晶体管104和总线之间，PMOS控制晶体管112与NMOS控制晶体管110并联。NMOS控制晶体管110的栅极和PMOS控制晶体管112的栅极均与高电源电压轨线116相连，以接收VDD。NMOS控制晶体管110的衬底与低电源电压轨线122相连，以接收VSS。PMOS控制晶体管112的衬底与NWF发生器电路114相连，以接收NWF偏置信号。
现在描述在正常操作条件期间(即当总线118上的电压(VBUS)等于和小于VDD时)总线保持电路100的上拉和下拉操作模式。当向总线保持电路施加低状态(例如，零伏特)的PUP信号和低状态(例如，零伏特)的PDN信号时，启动总线保持电路的上拉模式。由于施加的PUP和PDN信号，使PMOS上拉晶体管102和104导通(即，导通状态)，并且PMOS上拉晶体管104的栅极与总线相连。由于通过PMOS上拉晶体管102和104控制总线，所以节点124上的电压VX通过NMOS控制晶体管110跟随总线118上的电压VBUS。节点124上的最大电压是VDD-VTN，其中，VTN是NMOS控制晶体管110的阈值电压。因此，PMOS上拉晶体管104始终导通，使总线118上的电压VBUS保持在VDD。当与总线相连的源极被拉至VSS以上时，NMOS控制晶体管110将具有体偏置。体偏置增大了NMOS控制晶体管110的阈值电压，其在总线上的电压VBUS被拉至VDD时向PMOS上拉晶体管104提供了足够的栅极过压(overdrive)，以保持导通。在上拉模式中，NMOS下拉晶体管108截止(即，非导通状态)，并且保持截止。因此，不存在从总线至低电源电压轨线122的电流路径。
当向总线保持电路施加高状态(例如，VDD)的PUP信号和低状态的PDN信号时，启动总线保持电路100的下拉模式。由于施加的PUP和PDN信号，除了使NMOS下拉晶体管106导通之外，还使NMOS下拉晶体管导通，因而创建了从总线118至低电压轨线122的电流路径，以下拉总线电压VBUS。然而，PMOS上拉晶体管102截止，因而在下拉模式中，不存在从高电源电压轨线116至总线118的充电路径。
现在描述当通过外部源(未示出)向总线118施加高电压时(即当总线上的电压VBUS大于VDD时)总线保持电路100的操作。如果通过外部源将总线上的电压VBUS拉至大于VDD，则在VBUS＝VDD+VTP处，PMOS控制晶体管112导通，其中VTP是PMOS晶体管112的阈值电压。因此，节点124上的电压VX被充电至总线上的电压VBUS。由于节点电压VX跟随VDD+VTP以上的总线电压VBUS，所以PMOS上拉晶体管104截止，截断了总线与高电源电压轨线116之间的电流路径。因此，当节点电压VBUS大于VDD+VTP时，PMOS晶体管104和112避免了静态电流，而与PUP信号状态无关。此外，当PUP和PDN信号都是低信号时，在总线保持电路的上拉模式中保护了PMOS上拉晶体管102的栅氧化层。此处应注意，节点120上的电压VINT将保持处于VDD。
在总线保持电路100的下拉模式中，通过级联NMOS下拉晶体管106完成下拉路径(即，从总线118至低电源电压轨线122的路径)的耐高压。因为NMOS下拉晶体管106的栅极与VDD相连，所以当PDN信号是低并且总线上的电压VBUS大于VDD时，NMOS下拉晶体管106始终保持导通，并保护NMOS下拉晶体管108。
使与总线118相连的PMOS晶体管104和112的衬底在VDD与总线电压VBUS之间切换，以避免源极/漏极与VDD之间的衬底二极管的正向偏置。因为节点上的电压VINT不超过VDD，所以可以连接PMOS上拉晶体管102的衬底，以接收NWF偏置信号和VDD。NWF发生器电路114被配置为产生NWF偏置信号，使得
如果VBUS＜＝(VDD+VTP)，则NWF＝VDD
如果VBUS＞(VDD+VTP)，则NWF＝VBUS。
在90nmCMOS工艺技术中使用3.3V I/O器件，来执行对总线保持电路100的电路仿真。图2示出了在正常操作模式期间，节点124上的电压VX充分低于3.3V的电源电压，因此，PMOS上拉晶体管104导通，使总线118上的电压VBUS保持在VDD。图3示出了总线118上输入5.5V期间节点124上的电压VX。节点电压VX跟随总线电压VBUS，以截断总线与高电源电压轨线116之间的静态电流路径。节点120上的电压VINT处于VDD，因此，在总线118上的5.5V期间，PMOS上拉晶体管102和104没有受到应力。图4示出了当总线保持电路在高阻抗和上拉模式下时总线电压VBUS对电流特性。在上拉模式中，因为总线电压VBUS增大，所以电流减小，并且当VBUS＞＝VDD时，如图4中的(0)线所示，不存在静态电流。此外，在高阻抗模式下，当PUP＝VDD，并且PDN＝0时，如图4中(1)线所示，不存在静态电流。
现在转到图5，示出了根据本发明另一实施例的耐高压总线保持电路500。总线保持电路500与图1的总线保持电路100相类似。如图5所示，总线保持电路500包括总线保持电路100的所有元件。除了NMOS控制晶体管110之外，总线保持电路500的元件的电连接与总线保持电路100的元件的电连接相同。在总线保持电路500中，NMOS控制晶体管110的栅极与节点502相连，其中节点502位于NMOS下拉晶体管106与108之间。因此，NMOS控制晶体管110与NMOS下拉晶体管106和108中的每一个的源极/漏极相连。
对于所有条件，总线保持电路500按照与总线保持电路100相类似的方式操作。然而，在总线保持电路500的上拉/总线保持模式中，节点502上电压VY的最大值是VDD-VTN，其中，VTN是NMOS晶体管106的阈值电压。此外，节点124上电压VX的最大值是VDD-2VTN。因此，PMOS控制晶体管112得到了更高的栅极过压，并且可以强有力地将总线118保持在VDD。
在一种应用中，总线保持电路100或500被用作耐高压通用I/O接口中的可编程总线保持器，用于将总线保持在所需逻辑电平。
在另一应用中，总线保持电路100或500可以被用于实现用于器件识别的耐高压片上开关。为了减少引脚总数和成本，在芯片内部移动用于USB标准中器件速度识别的弱上拉/下拉晶体管。通过使用受核心信号控制的开关，将这些上拉/下拉晶体管与外部总线相连或断开。典型地，根据USB标准，用于使晶体管与总线相连/断开的开关能够操作5.25V。总线保持电路100或500可以用于实现这种耐高压片上开关。
在另一应用中，可以在集成间电路(IIC)接口中使用配置在上拉模式下的总线保持电路100或500，以将总线保持在电源电压。诸如IIC接口之类的开漏极I/O接口使用上拉晶体管，以将总线保持在有效高电平。在板上实现这些上拉晶体管。可以通过在芯片内部移动这些晶体管来降低板的成本。为了降低静态功耗，用于连接上拉晶体管的开关应该是耐高压的。可以在这种IIC接口中使用总线保持电路100或500。
图6是根据本发明实施例的一种操作耐高压总线保持电路的方法的工艺流程图。在块602处，在总线保持电路的上拉操作模式期间，使用与第二上拉晶体管的控制端子和总线相连的第一控制晶体管，使在该总线与高压轨线之间的第一电流路径上串联的第一和第二上拉晶体管导通。在块604处，在总线保持电路的下拉操作模式期间，使在总线与低压轨线之间的第二电流路径上的第一下拉晶体管截止。在块606处，当总线上的电压超过阈值时，使用与第二下拉晶体管的控制端子与总线之间的第一控制晶体管并联的第二控制晶体管，使第二下拉晶体管截止。
尽管按照特定顺序示出并描述了本文的方法的操作，但是可以改变所述方法的操作顺序，使得可以按照相反顺序执行特定操作或者使得可以至少部分地与其它操作并发地执行特定操作。在另一实施例中，可以按照间歇和/或交替方式实现指令或不同操作的子操作。
此外，尽管已经描述或描绘的本发明的特定实施例包括本文描述或描绘的若干部件，但是本发明的其它实施例可以包括更多或更少的部件，用于实现更少或更多特征。
此外，尽管已经描述和描绘了本发明的特定实施例，但是本发明不限于如此描述和描绘的部件的特定形式或布置。本发明的范围应该由所附权利要求及其等价物来限定。

Claims (20)

1.一种总线保持电路，包括：
第一和第二上拉晶体管，在总线与高压轨线之间的第一电流路径上串联；
第一下拉晶体管，在所述总线与低压轨线之间的第二电流路径上；
第一和第二控制晶体管，在第二上拉晶体管的控制端子与所述总线之间并联，第一控制晶体管用于在上拉操作模式期间使第二上拉晶体管导通，第二控制晶体管用于在所述总线上的电压超过阈值时使第二上拉晶体管截止。
2.根据权利要求1所述的总线保持电路，还包括：发生器电路，被配置为产生偏置信号，所述发生器电路与第一和第二上拉晶体管的衬底以及第二控制晶体管的衬底相连，以向衬底提供所述偏置信号。
3.根据权利要求2所述的总线保持电路，其中，所述发生器电路被配置为，当所述总线上的电压超过所述阈值时，将所述偏置信号设置为等同于所述总线上的电压，或者当所述总线上的电压没有超过阈值时，将所述偏置信号设置为等同于高压端子上的电压。
4.根据权利要求1所述的总线保持电路，还包括：第二下拉晶体管，在所述总线与第一下拉晶体管之间的第二电流路径上与第一下拉晶体管串联。
5.根据权利要求4所述的总线保持电路，其中，第一和第二下拉晶体管的衬底与低压轨线相连。
6.根据权利要求4所述的总线保持电路，其中，第二下拉晶体管的控制端子被连接以接收高压轨线上的电压。
7.根据权利要求1所述的总线保持电路，其中，第一和第二控制晶体管的控制端子被连接以接收高压轨线上的电压。
8.根据权利要求1所述的总线保持电路，其中，第一控制晶体管的控制端子连接至第一下拉晶体管与所述总线之间的第二电流路径，以及，第二控制晶体管的控制端子被连接以接收高压轨线上的电压。
9.根据权利要求1所述的总线保持电路，其中，第一上拉晶体管的控制端子与第一下拉晶体管的控制端子被连接来接收控制信号，以使总线保持电路在上拉操作模式和下拉操作模式之间切换。
10.一种总线保持电路，包括：
第一和第二上拉晶体管，在总线与高压轨线之间的第一电流路径上串联；
第一和第二下拉晶体管，在所述总线与低压轨线之间的第二电流路径上；
第一和第二控制晶体管，在第二晶体管的控制端子与所述总线之间并联，第一控制晶体管用于在上拉操作模式期间使第二上拉晶体管导通，第二控制晶体管用于在所述总线上的电压超过阈值时使第二上拉晶体管截止。
11.根据权利要求10所述的总线保持电路，还包括：发生器电路，被配置为产生偏置信号，所述发生器电路与第一和第二上拉晶体管的衬底和第二控制晶体管的衬底相连，以向衬底提供所述偏置信号，其中，所述发生器电路被配置为，当所述总线上的电压超过所述阈值时，将所述偏置信号设置为等同于所述总线上的电压，或者当所述总线上的电压没有超过阈值时，将所述偏置信号设置为等同于所述高压端子上的电压。
12.根据权利要求10所述的总线保持电路，其中，第二下拉晶体管的控制端子以及第一和第二控制晶体管的控制端子被连接以接收高压轨线上的电压。
13.根据权利要求10所述的总线保持电路，其中，第一控制晶体管的控制端子连接至第一与第二下拉晶体管之间的第二电流路径，以及，第二控制晶体管的控制端子被连接以接收高压轨线上的电压。
14.根据权利要求10所述的总线保持电路，其中，第一上拉晶体管的控制端子与第一下拉晶体管的控制端子被连接来接收控制信号，以使总线保持电路在上拉操作模式与下拉操作模式之间切换。
15.一种操作总线保持电路的方法，所述方法包括：
在总线保持电路的上拉操作模式期间，使用与第二上拉晶体管的控制端子和总线相连的第一控制晶体管，使在所述总线与高压轨线之间的第一电流路径上串联的第一和第二上拉晶体管导通；
在总线保持电路的下拉操作模式期间，使在所述总线与低压轨线之间的第二电流路径上的第一下拉晶体管导通；以及
当所述总线上的电压超过阈值时，使用在第二下拉晶体管的控制端子与所述总线之间与第一控制晶体管并联的第二控制晶体管，使第二下拉晶体管截止。
16.根据权利要求15所述的方法，还包括：向第一和第二上拉晶体管的衬底和第二控制晶体管的衬底提供偏置信号，其中，当所述总线上的电压超过所述阈值时，将所述偏置信号设置为等同于所述总线上的电压，或者当所述总线上的电压没有超过阈值时，将所述偏置信号设置为等同于所述高压端子上的电压。
17.根据权利要求15所述的方法，还包括：向在所述总线与第一下拉晶体管之间的第二电流路径上与第一下拉晶体管串联的第二下拉晶体管的控制端子提供高压轨线上的电压。
18.根据权利要求15所述的方法，还包括：向第一和第二控制晶体管的控制端子提供高压轨线上的电压。
19.根据权利要求15所述的方法，还包括：向第二控制晶体管的控制端子提供高压轨线上的电压，其中，将第一控制晶体管的控制端子连接至第一下拉晶体管与所述总线之间的第二电流路径。
20.根据权利要求15所述的方法，还包括：向第一上拉晶体管的控制端子和第一下拉晶体管的控制端子提供控制信号，以使总线保持电路在上拉操作模式与下拉操作模式之间切换。
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