CN102801441A - 全数字扩频通信系统中接收端的同步时钟提取方法 - Google Patents

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Abstract

本发明涉及全数字扩频领域，公开了一种全数字扩频通信系统中接收端的同步时钟提取方法，接收端将接收到的数据分别与PN码或者PN码的反码做自相关运算，得到时钟信号frame_clk0的值在信道无噪声的情况下可以作为接收端接收到一个完整扩频码时的结束标志，一个完整扩频码表示一个原始bit时钟周期内接收的扩频后的数据。但在有噪声的信道中传输数据时，frame_clk0存在毛刺现象严重，则不能精确的作为接收端译码模块的同步时钟，通过FPGA的可编程性把含毛刺的粗时钟信号frame_clk0多次移位相加处理后得到精确时钟信号frame_clk作为扩频接收端的同步时钟，可消除时钟不同步问题导致的译码错误现象。

Description

全数字扩频通信系统中接收端的同步时钟提取方法
技术领域
本发明涉及全数字扩频领域，特别是涉及一种全数字扩频通信系统中接收端的同步时钟提取方法。
背景技术
现代通信技术发展极为迅速，通信的保密性能和抗噪声性能越来越受到人们的重视。因此，频谱扩展技术得到了发展。在民用通信和军用通信中，扩频通信应用较多，也是目前第三代移动通信标准中的核心技术。FPGA有丰富的逻辑单元、较高的集成度和灵活的配置等优点，在算法实现以及产品的原型验证中得以广泛的应用。扩频通信系统需要完成快速复杂的信号处理，具有高速处理能力的FPGA使得扩频通信的高度集成化成为可能。
通信质量的高低由整个通信系统的工作质量决定，而同步又是进行信息传输的关键前提，所有的通信系统都需要先解决同步问题才可以正确发送信息，扩频也是如此。一个稳定、可靠、准确的同步信号对整个扩频系统是至关重要的。因此我们在扩频通信系统的接收端必须解决时钟同步问题，这样才可以正确的接收到扩频信号。
解决同步问题，可以在发射机和接收机中采用精确的频率源。但即使去掉大部分相位的不确定性，也有很多不确定因素导致时钟无法同步。我们不能只靠提供频率源的稳定度来获取同步时钟，而需要采取进一步提高同步速率和精度的方法。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：如何在接收端准确的恢复出扩频信号的同步时钟。
（二）技术方案
为了解决上述技术问题，本发明提供一种全数字扩频通信系统中接收端的同步时钟提取方法，包括以下步骤：
S1、发送端将原始数据经过N倍扩频后发送，N为正整数；
S2、接收端接收扩频后的数据，并将接收到的数据分别与PN码以及PN码的反码做自相关运算，判断自相关运算结果中的最大值是否大于预设门限，若是，则在该最大值处设置时钟信号frame_clk0=1；若否，则在该最大值处设置时钟信号frame_clk0=0，所述时钟信号frame_clk0的值在信道无噪声情况下可以作为接收端接收到一个完整扩频码时的结束标志，一个完整扩频码表示在一个原始数据的时钟周期内接收的扩频后的数据。但在存在噪声的情况下，我们对frame_clk0做如下处理：
优选地，在步骤S2之后还包括步骤：
S3、将时钟信号frame_clk0延迟原始数据的时钟周期的整数倍，得到多个时钟信号，将得到的时钟信号frame_clk0的值以及所述多个时钟信号的和值相加得到新的信号frame_clk_add，在每个扩频时钟周期内寻找信号frame_clk_add的最大值，在frame_clk_add的最大值处设置时钟信号frame_clk，作为所提取的同步时钟，其中，所述原始数据的时钟周期为所述扩频时钟周期的N倍。
优选地，步骤S1中所述扩频的实现方法为：发送端把原始数据中的每一个比特经过FPGA进行编码，变为序列长度为N的所述PN码或序列长度为N的所述PN码的反码，PN码或PN码的反码分别代表原始数据中的“0”比特和“1”比特。
优选地，步骤S2中，接收端利用FPGA接收数据。
优选地，时钟信号frame_clk为1表示接收端接收到一个完整扩频码，时钟信号frame_clk为0表示接收端还未接收到一个完整扩频码。
（三）有益效果
上述技术方案具有如下优点：本发明利用PN序列的自相关性，检测出每个扩频码的结束位置，可以在接收端准确的恢复出扩频信号的同步时钟。通过FPGA的可编程性来对提取的粗时钟信号进行多次移位，可以消除信号因在信道传输中受噪声干扰引起的时钟信号毛刺现象。经过Matlab仿真结果可知，所提取同步时钟可以作为接收端恢复出扩频信号的同步时钟。
附图说明
图1是本发明的方法流程图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图1所示，本发明提供一种全数字扩频通信系统中接收端的同步时钟提取方法，包括以下步骤：
S1、发送端将原始数据经过15倍扩频后发送；所述扩频的实现方法为：发送端把原始数据中的每一个比特经过FPGA进行编码，变为序列长度为N的所述PN码或序列长度为N的所述PN码的反码，PN码或PN码的反码分别代表原始数据中的“0”比特和“1”比特，N可以灵活变动扩频倍数。
S2、接收端利用FPGA接收扩频后的数据，并将接收到的数据分别与PN码以及PN码的反码做自相关运算，根据自相关函数R(t)的特点，当t=0时，R(t)取最大值，即在完全接收到一个N bit的扩频码后，自相关运算会达到一个最大值。判断自相关运算结果中的最大值是否大于预设门限，若是，则在该最大值处设置时钟信号frame_clk0=1；若否，则在该最大值处设置时钟信号frame_clk0=0，所述时钟信号frame_clk0的值在没有噪声的情况下可以作为接收端接收到一个完整扩频码时的结束标志，一个完整扩频码表示一个原始数据的时钟周期内接收的扩频后的数据。frame_clk0可以作为一个粗时钟信号来标志一个完整扩频码的接收结束，时钟信号frame_clk0为1表示接收端接收到一个完整扩频码，时钟信号frame_clk0为0表示接收端还未接收到一个完整扩频码。但由于信道中噪声的存在会导致粗时钟信号frame_clk0存在毛刺现象严重，需找到一个更精确的时钟信号来作为扩频信号的译码时钟。因此，优选地，在步骤S2之后还包括步骤：
S3、将时钟信号frame_clk0延迟原始数据的时钟周期的整数倍，相当于延迟扩频周期的N倍，2N倍，……mN倍(m为正整数)，得到时钟信号frame_clk1，frame_clk2，…，frame_clkm，将得到的frame_clk0，frame_clk1，frame_clk2，…，frame_clkm这（m+1）个时钟信号的值相加得到新的信号frame_clk_add，在每个扩频时钟周期，它的值代表（m+1）个信号的代数和，在每个扩频时钟周期内寻找信号frame_clk_add的最大值，在frame_clk_add的最大值处设置时钟信号，作为所提取的同步时钟。根据自相关函数的性质和Matlab仿真实验得知，寻找的这个frame_clk_add的最大值处的时钟即为一个扩频后N bit码字结束位置。此时给出一个高电平，作为扩频后码字结束标志，记为信号frame_clk_org。并依照此信号frame_clk_org做同步时钟，得到一个新的时钟信号frame_clk，该时钟信号frame_clk是以frame_clk_org的高电平为起点，以N个扩频时钟周期为周期的精确同步时钟信号。以此同步时钟信号为时钟锁存数据能保证每个锁存的数据都为一个完整的扩频码，锁存后可以发送给译码模块进行译码得到原始数据。所述原始数据的时钟周期为扩频时钟周期的N倍，也就是说，在一个原始数据的时钟周期内需要把扩频后的N bit信息都发送出去。
由以上实施例可以看出，利用PN序列的自相关性，检测出每个扩频码的结束位置，可以在接收端准确的恢复出扩频信号的同步时钟。通过FPGA的可编程性来对提取的粗时钟信号进行多次移位，可以消除信号因在信道传输中受噪声干扰引起的时钟信号毛刺现象。经过Matlab仿真结果可知，所提取同步时钟可以作为接收端恢复出扩频信号的同步时钟。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (5)

1.一种全数字扩频通信系统中接收端的同步时钟提取方法，其特征在于，包括以下步骤：
S1、发送端将原始数据经过N倍扩频后发送，N为正整数；
S2、接收端接收扩频后的数据，并将接收到的数据分别与PN码或者PN码的反码做自相关运算，判断自相关运算结果中的最大值是否大于预设门限，若是，则在该最大值处设置时钟信号frame_clk0=1；若否，则在该最大值处设置时钟信号frame_clk0=0，所述时钟信号frame_clk0的值作为接收端接收到一个完整扩频码时的结束标志，一个完整扩频码表示一个原始数据的时钟周期内接收的扩频后的数据。
2.如权利要求1所述的方法，其特征在于，在步骤S2之后还包括步骤：
S3、将时钟信号frame_clk0延迟原始数据的时钟周期的整数倍，得到多个时钟信号，将得到的时钟信号frame_clk0的值以及所述多个时钟信号的值相加得到新的信号frame_clk_add，在每个扩频时钟周期内寻找信号frame_clk_add的最大值，在frame_clk_add的最大值处设置时钟信号frame_clk，作为所提取的同步时钟，其中，所述原始数据的时钟周期为所述扩频时钟周期的N倍。
3.如权利要求1所述的方法，其特征在于，步骤S1中所述扩频的实现方法为：发送端把原始数据中的每一个比特经过FPGA进行编码，变为序列长度为N的所述PN码或序列长度为N的所述PN码的反码，PN码或PN码的反码分别代表原始数据中的“0”比特和“1”比特。
4.如权利要求1或2或3所述的方法，其特征在于，步骤S2中，接收端利用FPGA接收数据。
5.如权利要求2所述的方法，其特征在于，时钟信号frame_clk为1表示接收端接收到一个完整扩频码，时钟信号frame_clk为0表示接收端还未接收到一个完整扩频码。
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