CN102800658A - 测试键结构以及晶圆测试方法 - Google Patents

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Abstract

本发明提供了一种测试键结构以及晶圆测试方法。根据本发明的用于金属等离子体刻蚀电荷损害测试的测试键结构包括：底层硅、布置在所述底层硅上的氧化物层、布置在所述氧化物层上的多晶硅层、布置在所述多晶硅层上的氮化硅层、布置在所述氮化硅层上的正硅酸乙酯层、布置在所述正硅酸乙酯层上的金属层。其中，所述底层硅中形成了保护环注入区；并且其中，所述测试键结构还包括贯穿所述底层硅、所述氧化物层、所述多晶硅层、所述氮化硅层以及所述正硅酸乙酯层的填充有导电材料的接触孔，所述接触孔与所述多晶硅层之间具有氧化层隔离区；并且，所述接触孔与所述金属层的金属布线相连。

Description

测试键结构以及晶圆测试方法
技术领域
本发明涉及半导体制造工艺，更具体地说，本发明涉及一种用于金属等离子体刻蚀电荷损害测试的测试键结构，并且本发明还涉及一种采用了该测试键结构的晶圆测试方法。
背景技术
在晶圆加工处理工艺中，为了确保半导体器件的质量，需要对晶圆执行WAT（Wafer Acceptance Test，晶圆可接受性测试）测试以及射频（RF）测试之类的各种测试。
晶圆可接受性测试指的是在半导体硅片在完成所有制程工艺后，针对硅片上的各种测试结构所进行的电性测试。通过对晶圆可接受性测试的测试数据的分析，可以发现半导体制程工艺中的问题，帮助制程工艺进行调整。一般来说，晶圆可接受性测试的测试参数分为两类。一类是和器件相关的，包括MOS的开启电压，饱和电流，关闭电流，击穿电压等。另一类是和工艺相关的，包括接薄层电阻接触电阻，栅氧化层电性厚度，隔离等。
在晶圆可接受性测试中，通过使用测试键来测试晶圆各项参数的合格率。例如，在晶圆可接受性测试中，一般会在芯片的切割道上布置用于监测元件相关的电性参数的一些测试键。
图1示意性地示出了根据现有技术的保护环测试键结构。如图1所示，根据现有技术的保护环测试键结构包括：底层硅1（其中形成了保护环注入区）、布置在所述底层硅1上的氧化物层2（用作MOS晶体管的栅极氧化物层）、布置在所述氧化物层2上的氮化硅层3、布置在所述氮化硅层3上的正硅酸乙酯（TEOS）层4、布置在所述正硅酸乙酯层4上的金属层5。
其中测试键结构还包括贯穿所述底层硅1、所述氧化物层2、所述氮化硅层3以及所述正硅酸乙酯层4的填充有导电材料的接触孔6。并且，所述接触孔6与所述金属层5的金属布线相连。
在进行金属刻蚀的时候，如果金属刻蚀工艺的等离子发生变化或者偏差，则会引入更多的电荷，并对器件造成损伤，然而图1所示的保护环测试键结构并不能测试这种金属等离子体刻蚀电荷损害。由此，希望能够提供一种能够用于金属等离子体刻蚀电荷损害测试的测试键结构。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够用于金属等离子体刻蚀电荷损害测试的测试键结构。
为了实现上述技术目的，本发明的第一方面提出一种用于金属等离子体刻蚀电荷损害测试的测试键结构，其包括：底层硅、布置在所述底层硅上的氧化物层、布置在所述氧化物层上的多晶硅层、布置在所述多晶硅层上的氮化硅层、布置在所述氮化硅层上的正硅酸乙酯层、布置在所述正硅酸乙酯层上的金属层；其中，所述底层硅中形成了保护环注入区；并且其中，所述测试键结构还包括贯穿所述底层硅、所述氧化物层、所述多晶硅层、所述氮化硅层以及所述正硅酸乙酯层的填充有导电材料的接触孔，所述接触孔与所述多晶硅层之间具有氧化层隔离区；并且，所述接触孔与所述金属层的金属布线相连。
优选地，在上述用于金属等离子体刻蚀电荷损害测试的测试键结构中，所述氧化物层用作MOS晶体管的栅极氧化物层。
优选地，在上述用于金属等离子体刻蚀电荷损害测试的测试键结构中，所述测试键结构是用于晶圆可接受性测试的测试键结构。
优选地，在上述用于金属等离子体刻蚀电荷损害测试的测试键结构中，所述测试键结构用于测试功率MOS器件的金属等离子体刻蚀电荷损害。
优选地，在上述用于金属等离子体刻蚀电荷损害测试的测试键结构中，所述保护环注入区中掺杂有硼元素。
根据本发明的第二方面，提供了一种晶圆测试方法，其采用了根据本发明第一方面所述的晶圆测试键结构来执行晶圆可接受性测试。
根据本发明，等离子体电荷由于天线效应而在所述正硅酸乙酯层中被俘获，并且在氧化物-多晶硅结构中感应出感应电荷，从而形成耦合电压，前向电场将导致所述氧化物层下的反型层，由此电流将在所述底层硅的表面反型层流过而不通过保护环电阻，即，不通过所述底层硅中的轻掺杂的保护环注入区。由此，在本发明中，通过测试上述表面电流，即可进行金属等离子体刻蚀电荷损害测试。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的保护环测试键结构。
图2示意性地示出了根据本发明实施例的用于金属等离子体刻蚀电荷损害测试的测试键结构。
图3示意性地示出了图2所示的测试键结构的电荷。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
在金属等离子体刻蚀中，需要将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成期望的图案。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入也可能导致游离电荷。这种由工艺带来的影响是无法彻底消除的。
在例如CMOS工艺之类的半导体工艺中，衬底一般接地，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条放电通路不存在，这些电荷将通过其它路径释放，由此，电荷放电会在半导体器件的放电区域造成损害，一般来讲，最容易遭到伤害的地方就是MOS晶体管的栅极氧化层。
图2示意性地示出了根据本发明实施例的用于金属等离子体刻蚀电荷损害测试的测试键结构。
如图2所示，根据本发明实施例的用于金属等离子体刻蚀电荷损害测试的测试键结构包括：底层硅1（其中形成了保护环注入区）、布置在所述底层硅1上的氧化物层2（用作MOS晶体管的栅极氧化物层）、布置在所述氧化物层2上的多晶硅层7、布置在所述多晶硅层7上的氮化硅层3、布置在所述氮化硅层3上的正硅酸乙酯层4、布置在所述正硅酸乙酯层4上的金属层5。
优选地，保护环注入区中掺杂有硼（B）元素。
其中测试键结构还包括贯穿所述底层硅1、所述氧化物层2、所述多晶硅层7、所述氮化硅层3以及所述正硅酸乙酯层4的填充有导电材料的接触孔6。并且，所述接触孔6与所述金属层5的金属布线相连。
其中，所述接触孔6与所述多晶硅层7之间具有氧化层隔离区8，而不是直接接触的。例如，氧化层隔离区8采用TEOS。
可以看出，与现有技术不同的是，在所述氧化物层2以及所述氮化硅层3之间布置了一个多晶硅层7。
更具体地说，图3示意性地示出了图2所示的测试键结构的电荷。如图3所示，等离子体电荷由于天线效应而在所述正硅酸乙酯层4中被俘获（如图3的所述正硅酸乙酯层4中的“+”所示），并且在氧化物-多晶硅结构（所述氧化物层2、所述多晶硅层7）中感应出感应电荷，从而形成耦合电压，前向电场将导致所述氧化物层2下的反型层，由此电流将在所述底层硅1的表面（反型层）流过（如图3的箭头所示）而不通过保护环电阻（即，不通过所述底层硅1中的轻掺杂的保护环注入区）。
由此，在本发明的上述实施例中，通过测试上述表面电流，即可进行金属等离子体刻蚀电荷损害测试。
优选地，上述测试键结构是用于晶圆可接受性测试的测试键结构。
优选地，上述测试键结构用于测试功率MOS器件的金属等离子体刻蚀电荷损害。
根据本发明的另一优选实施例，本发明还提供了一种采用了上述测试键结构的晶圆测试方法。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种用于金属等离子体刻蚀电荷损害测试的测试键结构，其特征在于包括：底层硅、布置在所述底层硅上的氧化物层、布置在所述氧化物层上的多晶硅层、布置在所述多晶硅层上的氮化硅层、布置在所述氮化硅层上的正硅酸乙酯层、布置在所述正硅酸乙酯层上的金属层；
其中，所述底层硅中形成了保护环注入区；并且其中，所述测试键结构还包括贯穿所述底层硅、所述氧化物层、所述多晶硅层、所述氮化硅层以及所述正硅酸乙酯层的填充有导电材料的接触孔，所述接触孔与所述多晶硅层之间具有氧化层隔离区；并且，所述接触孔与所述金属层的金属布线相连。
2.如权利要求1所述的用于金属等离子体刻蚀电荷损害测试的测试键结构，其特征在于，所述氧化物层用作MOS晶体管的栅极氧化物层。
3.如权利要求1或2所述的用于金属等离子体刻蚀电荷损害测试的测试键结构，其特征在于，所述测试键结构是用于晶圆可接受性测试的测试键结构。
4.如权利要求1或2所述的用于金属等离子体刻蚀电荷损害测试的测试键结构，其特征在于，所述测试键结构用于测试功率MOS器件的金属等离子体刻蚀电荷损害。
5.如权利要求1或2所述的用于金属等离子体刻蚀电荷损害测试的测试键结构，其特征在于，所述保护环注入区中掺杂有硼元素。
6.一种晶圆测试方法，其特征在于采用了根据权利要求1至5之一所述的晶圆测试键结构来执行晶圆可接受性测试。
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* Cited by examiner, † Cited by third party
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CN1452230A (zh) * 2002-04-17 2003-10-29 旺宏电子股份有限公司 一种用以评估等离子体天线效应的高灵敏度测试结构
US20050088801A1 (en) * 2003-10-27 2005-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor
CN102194794A (zh) * 2010-03-05 2011-09-21 中芯国际集成电路制造(上海)有限公司 等离子体损伤检测结构、其检测方法及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452230A (zh) * 2002-04-17 2003-10-29 旺宏电子股份有限公司 一种用以评估等离子体天线效应的高灵敏度测试结构
US20050088801A1 (en) * 2003-10-27 2005-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor
CN102194794A (zh) * 2010-03-05 2011-09-21 中芯国际集成电路制造(上海)有限公司 等离子体损伤检测结构、其检测方法及其形成方法

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