CN102790617B - Usb主机接口的免晶振实现电路和方法 - Google Patents

Abstract

一种USB主机接口的免晶振实现电路，包括一无输出电容LDO、一与无输出电容LDO相连的RC振荡器、一与RC振荡器相连的锁相环电路、一与锁相环电路相连的时钟自校准模块及一外部时钟基准，锁相环电路包括一锁相环模拟电路、一与锁相环模拟电路相连的多相位时钟产生电路、一与多相位时钟产生电路相连的可编程环路分频器及一与多相位时钟产生电路相连的比较时钟产生电路，时钟自校准模块包括一频率比较单元、一与频率比较单元相连的仲裁单元、一与仲裁单元相连的分频数粗调加减单元、一与仲裁单元相连的分频数细调加减单元及一存储单元。本发明进一步提供了一种USB主机接口的免晶振实现方法。本发明节省了外部晶振的使用成本。

Description

USB主机接口的免晶振实现电路和方法

技术领域

本发明涉及USB接口的设计，具体涉及一种基于RC振荡器和锁相环的USB1.1/2.0主机接口的USB主机接口的免晶振实现电路和方法。

背景技术

USB协议指出：USB接口在数据传输时，USB主机会向设备发送同步包，该同步包可以起到时钟同步的作用。一般意义上，作为提供同步时钟的USB主机，其内部需要产生精确且稳定的系统时钟源，该时钟源应具有如下特征：a）精确的时钟频率；b）时钟频率的低温漂特性；c）时钟频率的高电源抑制比。在现行的大多数应用中，一般采用晶振作为输入时钟源来产生此系统时钟源。但是随着USB系列产品在价格竞争层面的愈演愈烈，USB接口的成本缩减逐渐成为产品成本缩减的重要一环，在这种趋势下，各种USB设备接口的免晶振方案应运而生，然而USB1.1/2.0主机接口的免晶振实现在业界并不常见。

目前为数不多的USB1.1/2.0主机接口的免晶振实现方案，大多数基于LC振荡器来进行设计，这是因为LC振荡器的振荡频率比较容易做到低温漂和高电源抑制比，并且具有较高的时钟精度和低时钟抖动。但是LC振荡器额外需要较大的版图面积，其面积甚至超过USB1.1/2.0主机接口本身的版图面积，这并不利于降低成本；另一方面，LC振荡器需要较高的功耗，该功耗在USB1.1/2.0主机接口的总功耗中占很大比例。

RC振荡器具有低成本、易实现、低功耗等特性，但是传统的RC振荡器并不适合做USB1.1/2.0主机接口的输入时钟源，因为其时钟频率具有不可忽视的温度漂移，电路中存在的一些失调因素也会对时钟频率产生重要影响，另外，传统的RC振荡频率的抗电源干扰能力不足。

发明内容

鉴于以上内容，有必要提供一种应用于USB1.1/2.0主机接口的USB主机接口的免晶振实现电路和方法。

一种USB主机接口的免晶振实现电路，该电路基于一RC振荡器和一锁相环，所述免晶振实现电路包括一无输出电容LDO、一与该无输出电容LDO相连的RC振荡器、一与该RC振荡器相连的锁相环电路、一与该锁相环电路相连的时钟自校准模块及一外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元。

一种USB主机接口的免晶振实现方法，其包括以下步骤：

构造一种电路，该电路包括：一无输出电容LDO、一与该无输出电容LDO相连的RC振荡器、一与该RC振荡器相连的锁相环电路、一与该锁相环电路相连的时钟自校准模块及一外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元。

所述无输出电容LDO的一1A输出端与所述RC振荡器的一2A输入端以及所述锁相环电路的一3A输入端相连；所述无输出电容LDO的一1B输出端与所述RC振荡器的一2B输入端相连，所述无负载电容LDO的一1C输出端与所述RC振荡器的一2C输入端相连；所述RC振荡器的一2D输出端与所述锁相环模拟电路的一4A输入端相连；所述锁相环模拟电路的一4B输入端与所述可编程环路分频器的一7A输出端相连；所述锁相环模拟电路的一4C输出端与所述多相位时钟产生电路的一5A输入端相连；所述多相位时钟产生电路的一5B输出端与所述可编程环路分频器的一7D输入端相连；所述多相位时钟产生电路的一5C输出端与所述比较时钟产生电路的一6A输入端相连；所述比较时钟产生电路的一6B输出端与所述频率比较单元的一9A输入端相连；所述频率比较单元的一9B输入端与所述外部时钟基准的一14A端相连；所述频率比较单元的一9C输出端与所述仲裁单元的一10A输入端相连；所述仲裁单元的一10E输入端与所述存储单元的一13B输出端相连；所述仲裁单元的一10B输出端与所述分频数粗调加减单元的一11A输入端相连；所述仲裁单元的一10C输出端与所述分频数细调加减单元的一12A输入端相连；所述仲裁单元的一10D输出端与所述存储单元的一13A输入端相连；所述分频数粗调加减单元的一11B输入端、所述分频数细调加减单元的一12B输入端、所述存储单元的一13C输出端以及所述可编程环路分频器的一7B输入端相连；所述分频数细调加减单元的一12C输入端、所述存储单元的一13D输出端以及所述可编程环路分频器的一7C输入端相连。

相对现有技术，本发明提供了一种基于RC振荡器和锁相环的应用于USB1.1/2.0主机接口的免晶振实现电路和方法，其中RC振荡器采用低失调低温漂高电源抑制比的结构，锁相环通过时钟自校准方法得到准确的环路分频数，进而为USB1.1/2.0主机接口提供高精度的系统时钟源，本发明节省了外部晶振的使用成本，用非常低的成本实现了USB1.1/USB2.0主机接口的免晶振技术，并且还获得了高性能，在免晶振设计领域中具有革命性的突破。

附图说明

图1为本发明USB主机接口的免晶振实现电路的结构框图。

图2为本发明USB主机接口的免晶振实现方法的自校准过程的工作流程图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步阐述。

图1中标号对应的元件：1.无负载电容LDO；2.RC振荡器；3.锁相环电路；4.锁相环模拟电路；5.多相位时钟产生电路；6.比较时钟产生电路；7.可编程环路分频器；8.时钟自校准模块；9.频率比较单元；10.仲裁单元；11.分频数粗调加减单元；12.分频数细调加减单元；13.存储单元；14.外部时钟基准。

图2中标号对应的元件：A.分频数初始值；B.是否采用EEPROM配置分频数判决器；C.分频数暂存值；D.分频数粗调加减操作；E.分频数细调加减操作；F.锁相环产生相应稳定的比较时钟频率；G.两种时钟频率进行比较；H.比较时钟频率偏离理想值较大或较小判决器；I. 比较时钟频率约等于理想值判决器；J.OPT存储最终数据；K.EEPROM配置数据；L.时钟自校准结束，免晶振实现算法结束。

请参阅图1，本发明USB主机接口的免晶振实现电路较佳实施方式包括：无负载电容LDO（1）、RC振荡器（2）、锁相环电路（3）、时钟自校准模块（8）和外部时钟基准（14），其中锁相环电路（3）中又包括锁相环模拟电路（4）、可编程环路分频器（7）、多相位时钟产生电路（5）和比较时钟产生电路（6），时钟自校准模块（8）又包括了频率比较单元（9）、分频数粗调加减单元（11）、分频数细调加减单元（12）、仲裁单元（10）和存储单元（13）。

无输出电容LDO（1）的1A输出端与RC振荡器（2）的2A输入端以及锁相环电路（3）的3A输入端相连，该连线表示：无负载电容LDO（1）为RC振荡器（2）和锁相环电路（3）提供内部电源，以提高RC振荡器（2）振荡频率和锁相环电路（3）输出时钟频率的电源抑制比并减小时钟抖动；无输出电容LDO（1）的1B输出端与RC振荡器（2）的2B输入端相连，无输出电容LDO（1）的1C输出端与RC振荡器（2）的2C输入端相连，这两根连线的作用是：无输出电容LDO（1）为RC振荡器（2）提供基准电压和用于补偿温度漂移的正温系数电流，进而实现低温漂的RC振荡时钟；RC振荡器（2）的2D输出端与锁相环模拟电路（4）的4A输入端相连，该连线表示：RC振荡器（2）的振荡时钟作为锁相环电路（3）的输入时钟源；锁相环模拟电路（4）的4B输入端与可编程环路分频器（7）的7A输出端相连，表示可编程环路分频器（7）的分频时钟输出作为锁相环电路（3）的反馈时钟；锁相环模拟电路（4）的4C输出端与多相位时钟产生电路（5）的5A输入端相连；多相位时钟产生电路（5）的5B输出端与可编程环路分频器（7）的7D输入端相连，表示多相位时钟送入可编程环路分频器（7），以提供高频时钟和产生分数分频数；多相位时钟产生电路（5）的5C输出端与比较时钟产生电路（6）的6A输入端相连；比较时钟产生电路（6）的6B输出端与频率比较单元（9）的9A输入端相连，表示锁相环电路（3）为频率比较单元（9）提供比较时钟；频率比较单元（9）的9B输入端与外部时钟基准（14）的14A端相连，表示外部时钟基准（14）为频率比较单元（9）提供基准时钟；频率比较单元（9）的9C输出端与仲裁单元（10）的10A输入端相连，为仲裁单元（10）提供判决用的数据；仲裁单元（10）的10E输入端与存储单元（13）的13B输出端相连，表示仲裁单元（10）处理可更改存储单元（如：电可擦写可编程只读存储器EEPROM，等）配置分频数情形；仲裁单元（10）的10B输出端与分频数粗调加减单元（11）的11A输入端相连，表示仲裁单元（10）判决比较时钟频率偏离理想值较大，锁相环电路（3）的频率调整进入粗调模式；仲裁单元（10）的10C输出端与分频数细调加减单元（12）的12A输入端相连，表示仲裁单元（10）判决比较时钟频率偏离理想值较小，锁相环电路（3）的频率调整进入细调模式；仲裁单元（10）的10D输出端与存储单元（13）的13A输入端相连，表示仲裁单元（10）判决比较时钟频率已趋于理想值，存储单元（13）存储最终数据；分频数粗调加减单元（11）的11B输入端、分频数细调加减单元（12）的12B输入端、存储单元（13）的13C输出端以及可编程环路分频器（7）的7B输入端相连，表示粗调时的整数分频数或者细调时的整数分频数或者最终存储整数分频数作为锁相环电路（3）的整数分频数；分频数细调加减单元（12）的12C输入端、存储单元（13）的13D输出端以及可编程环路分频器（7）的7C输入端相连，表示细调时的分数分频数或者最终存储分数分频数作为锁相环电路（3）的分数分频数。

无输出电容LDO（1）在本发明中所起的作用为：为内部RC振荡器（2）和锁相环电路（3）提供稳定的电源电压，以提高RC振荡频率和锁相环输出时钟频率的电源抑制比并减小时钟抖动；另一方面，无输出电容LDO（1）还为RC振荡器（2）提供基准电压和用于补偿温度漂移的正温系数电流，进而实现RC振荡时钟的低温漂特性。采用无输出电容结构的原因是：为USB主机接口的免晶振实现电路节省一个I/O和外挂大负载电容，从而在实现高性能的前提下不会增加成本。

RC振荡器（2）所起的作用为：为内部锁相环电路（3）提供一低失调低温漂高电源抑制比的稳定输入时钟源，这样在锁相环电路（3）的可编程环路分频器（7）的分频数固定后，其输出时钟频率受失调、温度和电源电压的影响极小，其频率变化范围可以满足USB1.1/2.0主机接口可接受的频率变化范围。

内部锁相环电路（3）包括锁相环模拟电路（4）、可编程环路分频器（7）、多相位时钟产生电路（6）和比较时钟产生电路（7），其中锁相环模拟电路（4）和多相位时钟产生电路（5）响应输入时钟和反馈时钟，并产生多相位的输出时钟送入可编程环路分频器（7），以提供高频时钟和产生分数分频数；比较时钟产生电路（6）为时钟自校准模块（8）提供比较时钟；可编程环路分频器（7）包括整数分频和分数分频，分数分频由多相位时钟产生，可以使锁相环电路（3）输出时钟满足更高精度的要求。对于USB1.1主机接口，所需的时钟精度满足以下范围：-0.25%～0.25%；对于USB2.0主机接口，所需的时钟精度满足以下范围，全速模式下为-0.25%～0.25%，高速模式下为-0.05%～0.05%。本发明提出的基于RC振荡器和锁相环的免晶振实现电路可以为USB1.1/2.0主机接口提供满足上述要求的时钟频率。

时钟自校准模块（8）包括频率比较单元（9）、分频数粗调加减单元（11）、分频数细调加减单元（12）、仲裁单元（10）和存储单元（13）。

频率比较单元（9）对外部基准时钟（14）计数若干周期，并计算该时间段比较时钟的计数次数，进而判断出记录的计数次数相对于理想计数值的偏离并计算出频率偏离，该频率偏离被送入仲裁单元（10）进行判决。

仲裁单元（10）判决频率比较单元（9）计算出的频率偏离，若为较大频率偏离，则执行分频数粗调加减单元（11）的功能；若为较小频率偏离，则执行分频数细调加减单元（12）的功能；若为极小频率偏离，则将最终值写入存储单元（13）。

分频数粗调加减单元（11）对可编程环路分频器（7）的整数分频数进行加减操作；分频数细调加减单元（12）对可编程环路分频器（7）的整数分频数和分数分频数进行加减操作。

存储单元（13）兼容两种存储结构：可更改存储单元（如：电可擦写可编程只读存储器EEPROM，等）和单次写入存储单元（如：单次编程存储器OPT，等），可通过时钟自校准方法固定单次写入存储单元的存储值，还可以忽略该存储值，通过可更改存储单元对时钟频率进行再校准。

请参阅图2，本发明USB主机接口的免晶振实现方法，是基于图1中的免晶振实现电路而实现的，并且需要通过所述外部时钟基准进行时钟自校准，其自校准过程按照以下步骤实施：

步骤A，确定分频数初始值；

步骤B，仲裁单元（10）判决是否存在可更改存储单元（如：电可擦写可编程只读存储器EEPROM，等）配置可编程环路分频器（7）情形，若存在则将配置值作为可编程环路分频器（7）的分频数，然后执行Y1流程并跳转入步骤K，否则执行N1流程并进入步骤B；

步骤C，将得到的分频数值写入暂存寄存器，得到分频数暂存值；通过仲裁单元（10）判决单次写入存储单元（如：单次编程存储器OPT，等）的储存值是否已经固定，若已固定则执行P3流程，将固定值作为可编程环路分频器（7）的分频数，然后跳转到步骤J；若还未固定则通过仲裁单元（10）判决分频数暂存值是否为最初数据，若为最初数据，则执行P2流程并跳转入步骤F；若不是最初数据，则执行P1流程，将步骤H或步骤I中前一次运算得到的值作为分频数暂存值，并转入步骤D；

步骤D，分频数粗调加减单元（11）对可编程环路分频器（7）的整数分频数进行加减操作，新产生的分频数值被送入暂存器，跳转入步骤F；

步骤E，分频数细调加减单元（12）对可编程环路分频器（7）的整数分频数和分数分频数进行加减操作，新产生的分频数值被送入暂存器，跳转入步骤F；

步骤F，锁相环电路进入锁定状态并产生稳定的系统时钟和比较时钟；

步骤G，频率比较单元（9）对外部基准时钟（14）计数若干周期，并计算该时间段内比较时钟的计数次数，进而判断出记录的计数次数相对于理想计数值的偏离并计算出频率偏离；

步骤H，仲裁单元（10）判断步骤G中频率偏离的相对值，若为较大频率偏离，则执行Y2流程并跳转入步骤D；若不是较大频率偏离，则执行N2流程并转入步骤I；

步骤I，仲裁单元（10）判断步骤G中频率偏离的相对值，若为较小频率偏离，则执行N3流程并跳转入步骤D；若为极小频率偏离，则执行Y3流程并转入步骤J；

步骤J，将暂存器的最终值作为单次写入存储单元（如：单次编程存储器OPT，等）的固定值；

步骤K，可更改存储单元已配置所述可编程环路分频器（7）的分频数，无需时钟自校准； 

步骤L，时钟自校准结束，免晶振实现算法结束。

Claims (2)

1.一种USB主机接口的免晶振实现电路，该电路基于一RC振荡器和一锁相环电路，RC振荡器与锁相环电路相连，其特征在于：它还包括一与该RC振荡器相连的无输出电容LDO、一与该锁相环电路相连的时钟自校准模块，以及一与时钟自校准模块中的频率比较单元相连的外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元；

所述无输出电容LDO的第一（1A）输出端与所述RC振荡器的第一（2A）输入端以及所述锁相环电路的（3A）输入端相连；所述无输出电容LDO的第二（1B）输出端与所述RC振荡器的第二（2B）输入端相连，所述无输出电容LDO的第三（1C）输出端与所述RC振荡器的第三（2C）输入端相连；

所述RC振荡器的（2D）输出端与所述锁相环模拟电路的第一（4A）输入端相连；所述锁相环模拟电路的第二（4B）输入端与所述可编程环路分频器的（7A）输出端相连；

所述锁相环模拟电路的（4C）输出端与所述多相位时钟产生电路的（5A）输入端相连；所述多相位时钟产生电路的第一（5B）输出端与所述可编程环路分频器的第一（7D）输入端相连；所述多相位时钟产生电路的第二（5C）输出端与所述比较时钟产生电路的（6A）输入端相连；所述比较时钟产生电路的（6B）输出端与所述频率比较单元的第一（9A）输入端相连；

所述频率比较单元的第二（9B）输入端与所述外部时钟基准的一（14A）端相连；所述频率比较单元的（9C）输出端与所述仲裁单元的第一（10A）输入端相连；所述仲裁单元的第二（10E）输入端与所述存储单元的第一（13B）输出端相连；所述仲裁单元的第一（10B）输出端与所述分频数粗调加减单元的第一（11A）输入端相连；所述仲裁单元的第二（10C）输出端与所述分频数细调加减单元的第一（12A）输入端相连；所述仲裁单元的第三（10D）输出端与所述存储单元的（13A）输入端相连；所述分频数粗调加减单元的第二（11B）输入端、所述分频数细调加减单元的第二（12B）输入端、所述存储单元的第二（13C）输出端以及所述可编程环路分频器的第二（7B）输入端相连；所述分频数细调加减单元的第三（12C）输入端、所述存储单元的第三（13D）输出端以及所述可编程环路分频器的第三（7C）输入端相连。

2.一种USB主机接口的免晶振实现方法，其包括以下步骤：

S1：构造一种电路，该电路包括：一无输出电容LDO、一与该无输出电容LDO相连的RC振荡器、一与该RC振荡器相连的锁相环电路、一与该锁相环电路相连的时钟自校准模块，以及一与时钟自校准模块中的频率比较单元相连的外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元；

所述无输出电容LDO的第一（1A）输出端与所述RC振荡器的第一（2A）输入端以及所述锁相环电路的（3A）输入端相连；所述无输出电容LDO的第二（1B）输出端与所述RC振荡器的第二（2B）输入端相连，所述无输出电容LDO的第三（1C）输出端与所述RC振荡器的第三（2C）输入端相连；所述RC振荡器的（2D）输出端与所述锁相环模拟电路的第一（4A）输入端相连；所述锁相环模拟电路的第二（4B）输入端与所述可编程环路分频器的（7A）输出端相连；所述锁相环模拟电路的（4C）输出端与所述多相位时钟产生电路的（5A）输入端相连；所述多相位时钟产生电路的第一（5B）输出端与所述可编程环路分频器的第一（7D）输入端相连；所述多相位时钟产生电路的第二（5C）输出端与所述比较时钟产生电路的（6A）输入端相连；所述比较时钟产生电路的（6B）输出端与所述频率比较单元的第一（9A）输入端相连；所述频率比较单元的第二（9B）输入端与所述外部时钟基准的一（14A）端相连；所述频率比较单元的（9C）输出端与所述仲裁单元的第一（10A）输入端相连；所述仲裁单元的第二（10E）输入端与所述存储单元的第一（13B）输出端相连；所述仲裁单元的第一（10B）输出端与所述分频数粗调加减单元的第一（11A）输入端相连；所述仲裁单元的第二（10C）输出端与所述分频数细调加减单元的第一（12A）输入端相连；所述仲裁单元的第三（10D）输出端与所述存储单元的（13A）输入端相连；所述分频数粗调加减单元的第二（11B）输入端、所述分频数细调加减单元的第二（12B）输入端、所述存储单元的第二（13C）输出端以及所述可编程环路分频器的第二（7B）输入端相连；所述分频数细调加减单元的第三（12C）输入端、所述存储单元的第三（13D）输出端以及所述可编程环路分频器的第三（7C）输入端相连；

S2：通过所述外部时钟基准进行时钟自校准，其自校准过程按照以下子步骤实施：

步骤A，确定分频数初始值；

步骤B，所述仲裁单元判决是否存在可更改存储单元配置所述可编程环路分频器情形，若存在则将配置值作为所述可编程环路分频器的分频数，然后执行Y1流程并跳转入步骤K，否则执行N1流程并进入步骤C；

步骤C，将得到的分频数值写入暂存寄存器，得到分频数暂存值；通过所述仲裁单元判决单次写入存储单元的储存值是否已经固定，若已固定则执行P3流程，将固定值作为所述可编程环路分频器的分频数，然后跳转到步骤J；若还未固定则通过所述仲裁单元判决分频数暂存值是否为最初数据，若为最初数据，则执行P2流程并跳转入步骤F；若不是最初数据，则执行P1流程，将步骤H或步骤I中前一次运算得到的值作为分频数暂存值，并转入步骤D或步骤E；

步骤D，所述分频数粗调加减单元对所述可编程环路分频器的整数分频数进行加减操作，新产生的分频数值被送入暂存器，跳转入步骤F；

步骤E，所述分频数细调加减单元对所述可编程环路分频器的整数分频数和分数分频数进行加减操作，新产生的分频数值被送入暂存器，跳转入步骤F；

步骤F，所述锁相环电路进入锁定状态并产生稳定的系统时钟和比较时钟；

步骤G，所述频率比较单元对所述外部基准时钟计数若干周期，并计算该时间段内比较时钟的计数次数，进而判断出记录的计数次数相对于理想计数值的偏离并计算出频率偏离；

步骤H，所述仲裁单元判断步骤G中频率偏离的相对值，若为较大频率偏离，则执行Y2流程并跳转入步骤D；若不是较大频率偏离，则执行N2流程并转入步骤I；

步骤I，所述仲裁单元判断步骤G中频率偏离的相对值，若为较小频率偏离，则执行N3流程并跳转入步骤D；若为极小频率偏离，则执行Y3流程并转入步骤J；

步骤J，将暂存器的最终值作为单次写入存储单元的固定值；

步骤K，可更改存储单元已配置所述可编程环路分频器的分频数，无需时钟自校准； 

步骤L，时钟自校准结束，免晶振实现算法结束。