CN102761329A - 可反弹跳及同步重置的电路、反弹跳模组同步重置模组 - Google Patents

Abstract

一种可进行反弹跳及同步重置的电路，包含时脉产生模组、反弹跳模组及同步重置模组。该时脉产生模组产生一基础时脉，该反弹跳模组包括状态保持定时器及大小为一位的状态暂存器，其用以利用根据基础时脉产生的输入时脉进行反弹跳。同步重置模组包括同步定时器及大小为一位的同步讯号暂存器，其用以利用根据基础时脉产生的同步时脉进行同步重置。

Description

可反弹跳及同步重置的电路、反弹跳模组同步重置模组

【技术领域】

本发明有关于一种电路，特别是指一种可进行反弹跳及同步重置的电路、反弹跳模组及同步重置模组。

【背景技术】

在一电路装置中，弹跳(bounce)是指一输入讯号上出现的短暂高态讯号，此种讯号易造成该电路装置的误动作；而反弹跳(debounce)机制旨在判断该输入讯号为有效(valid)讯号或是干扰(glitch)讯号。

现有的反弹跳机制使用一个大小(size)为二位的延迟暂存器(delayregister)，及一个大小为一位的状态(state)暂存器，其中，该延迟暂存器的预设值为00，且该状态暂存器的预设值为0。该反弹跳机制包括下列处理步骤：a)当该电路装置被致能时，将该延迟暂存器的低位的数据放到该延迟暂存器的高位，并将该输入讯号此时的一第一数据放到该延迟暂存器的低位；b)下一个时脉周期时，将该延迟暂存器的低位的数据放到该延迟暂存器的高位，并将该输入讯号此时的一第二数据放到该延迟暂存器的低位；c)若该延迟暂存器的值为00，则该状态暂存器的值为0；若该延迟暂存器的值为11，则该状态暂存器的值为1；否则，该状态暂存器维持原本的值；及d)输出该状态暂存器的值。因此，现有的反弹跳机制在暂存器的需求为一个大小为二位的延迟暂存器，及一个大小为一位的状态暂存器。

又，在该电路装置中，其全域同步重置(Global Set/Reset，简称GSR)机制是用于同步重置该电路装置内的所有模组。

现有的全域同步重置机制使用一个大小为N位的同步讯号暂存器，其中，该全域同步重置机制所产生的一重置讯号的持续周期会受限于该同步讯号暂存器的大小，也就是说，该重置讯号的持续周期会等于N。假设该同步讯号暂存器的大小为二位，即，N＝2，且该同步讯号暂存器的预设值为00。该全域同步重置机制包括下列步骤：a)在该电路装置电源稳定后，将该同步讯号暂存器的低位的数据放到该同步讯号暂存器的高位，且该同步讯号暂存器的低位的值设为1；b)下一个时脉周期时，将该同步讯号暂存器的低位的数据放到该同步讯号暂存器的高位，且该同步讯号暂存器的低位的值设为1；及c)输出该同步讯号暂存器的高位的值。因此，现有的全域同步重置机制在暂存器的需求为一个大小为N位的同步讯号暂存器。

【发明内容】

因此，本发明的目的，即在提供一种可进行反弹跳及同步重置的电路。

于是，本发明可进行反弹跳及同步重置的电路包含时脉产生模组、耦接于时脉产生模组的输入时脉产生模组、耦接于输入时脉产生模组的反弹跳模组、耦接于时脉产生模组的同步时脉产生模组及耦接于同步时脉产生模组的同步重置模组。

该时脉产生模组产生一基础时脉。该输入时脉产生模组根据该基础时脉产生一输入时脉。该反弹跳模组包括一状态保持定时器及大小为一位的一状态暂存器；当该电路被致能(enable)时，该反弹跳模组会启动该状态保持定时器，该状态保持定时器根据该输入时脉进行计数，且该反弹跳模组将一输入讯号此时的一第一数据存入该状态暂存器，当该状态保持定时器计数至下一时脉周期时，该反弹跳模组还根据该输入讯号的一第二数据及储存于该状态暂存器的第一数据来决定该反弹跳模组的一输出讯号。该电路在该反弹跳模组进行反弹跳后致能一同步时脉致能讯号。该同步重置模组包括一同步定时器及大小为一位的一同步讯号暂存器。当该同步时脉致能讯号被致能时，该同步重置模组会启动该同步定时器，该同步定时器根据该同步时脉进行计数，若该同步定时器的计数未达预设的一重置持续周期，则该同步重置模组将该同步讯号暂存器设定为一第一设定值，否则，该同步重置模组将该同步讯号暂存器设定为异于该第一设定值的一第二设定值，该同步重置模组以该同步讯号暂存器的第一设定值或第二设定值作为该同步重置模组的一输出讯号。

本发明的另一目的，即在提供一种反弹跳模组。其中，反弹跳模组耦接至根据一基础时脉产生输入时脉的输入时脉产生模组。

于是，本发明的反弹跳模组包含一状态保持定时器及大小为一位的一状态暂存器。状态保持定时器在反弹跳模组工作时被启动，该状态保持定时器根据输入时脉进行计数，且该反弹跳模组将一输入讯号此时的一第一数据存入该状态暂存器；当该状态保持定时器计数至下一时脉周期时，该反弹跳模组还根据该输入讯号此时的一第二数据及储存于该状态暂存器的第一数据来决定该反弹跳模组的一输出讯号。

本发明的另一目的，即在提供一种同步重置模组。其中，同步重置模组耦接至根据一基础时脉产生同步时脉的同步时脉产生模组。

于是，本发明的同步重置模组包含一同步定时器及大小为一位的一同步讯号暂存器。同步定时器在同步重置模组工作时被启动。该同步定时器根据同步时脉进行计数，若该同步定时器的计数未达预设的重置持续周期，则该同步重置模组将该同步讯号暂存器设定为一第一设定值，否则，该同步重置模组将该同步讯号暂存器设定为异于该第一设定值的一第二设定值，该同步重置模组以该同步讯号暂存器的第一设定值或第二设定值作为该同步重置模组的一输出讯号。

本发明的功效在于：藉由本发明的该反弹跳模组，在暂存器的需求上仅需大小为一位的该状态暂存器，即可达到反弹跳的效果。又，藉由本发明的该同步重置模组，在暂存器的需求上仅需大小为一位的该同步讯号暂存器，即可视实际需求弹性地产生持续该重置持续周期的该重置讯号，故确实能达成本发明的目的。

【附图说明】

图1是本发明可进行反弹跳及同步重置的电路的一较佳实施例的方块图；

图2是说明相关于反弹跳模组的输入时脉、输入讯号、输出讯号以及输入讯号中的干扰讯号及合法讯号的示意图；

图3是说明相关于一同步重置模组的同步时脉、输入讯号、输出讯号以及输出讯号中的重置讯号的示意图。

图中1.电路，11.时脉产生模组，111.输入时脉产生模组，112.同步时脉产生模组，12.反弹跳模组，121.状态保持定时器，122.状态暂存器，13.同步重置模组，131.同步定时器，132.同步讯号暂存器，14.储存模组，21.输入讯号，221.干扰讯号，222.合法讯号，22.输出讯号，31.输入讯号，32.输出讯号，321.重置讯号。

【具体实施方式】

有关本发明的前述及其它技术内容、特点与功效，在以下配合参考图式的一个较佳实施例的详细说明中，将可清楚的呈现。

参阅图1，本发明可进行反弹跳及同步重置的电路1的较佳实施例包含一时脉产生模组11、耦接于该时脉产生模组11的一输入时脉产生模组111、耦接于该输入时脉产生模组111的一反弹跳模组12、耦接于该时脉产生模组11的一同步时脉产生模组112、耦接于该同步时脉产生模组112的一同步重置模组13，以及耦接于该反弹跳模组12与该同步重置模组13的一储存模组14。其中，该电路1以复杂可程序逻辑装置(Complex Programmable Logic Device，简称CPLD)来实施。

其中，该时脉产生模组11产生一基础时脉。此基础时脉为计算机或电子产品中的工作时脉，亦即当计算机或电子产品被启动后，即由此时脉产生模组11不中断地输出此基础时脉，且计算机或电子产品中的所有讯号以及数据传递的时脉周期都会与此基础时脉匹配。

该输入时脉产生模组111根据该基础时脉产生一输入时脉。其中，由于每个模组的工作时脉(或震荡频率)未必都相同，因此计算机中的有些模组会配置有额外的时脉产生模组，且为使模组能正确的读取输入的数据与运作，额外的时脉产生模组会根据上述的基础时脉产生模组专用的输入时脉。

该反弹跳模组12用以参考输入时脉进行反弹跳。反弹跳模组12包括一状态保持(state hold)定时器121及大小为一位的一状态暂存器122，在本较佳实施例中，该状态暂存器122的初始值为0。

同步时脉产生模组112根据基础时脉产生同步时脉。同步重置模组13用以参考该同步时脉进行同步重置，其包括一同步定时器131及大小为一位的一同步讯号暂存器132，在本较佳实施例中，该同步讯号暂存器132的初始值为0；该储存模组14用以供全域变量或数据储存。

参阅图1与图2，当该电路1被致能(enable)时(例如，电源开关被按下或是电路从睡眠状态被唤醒时)，反弹跳模组12(处于工作状态)会启动状态保持定时器121，该状态保持定时器121根据该输入时脉进行计数。反弹跳模组12同时将输入至该反弹跳模组12的一输入讯号21此时的一第一数据存入该状态暂存器122。

在本发明的较佳实施例中，输入讯号可以例如是电路1所接收到的数据讯号或控制讯号。

当状态保持定时器121计数至下一(next)时脉周期时，该反弹跳模组12还根据该输入讯号21此时的一第二数据及储存于该状态暂存器122的第一数据来决定该反弹跳模组12的一输出讯号22，其中，以数字逻辑值来说，输入讯号可能例如是一笔0101的数据讯号，因此第一数据就是逻辑值0，第二数据就是逻辑值1，第三数据为逻辑值0，第四数据为逻辑值1，但不以此为限。

在本较佳实施例中，该反弹跳模组12采用以下三种方式其中任一者，来决定该反弹跳模组12的该输出讯号22。

第一方式：

当该状态保持定时器121计数至该下一时脉周期时，该反弹跳模组12将该第二数据及储存于该状态暂存器122的第一数据进行比较，若两者相同(相符)，则该状态暂存器122的第一数据等于第二数据(例如是逻辑值均为0或均为1)，则以第二数据覆写第一数据，并以第二数据作为输出讯号22。反之，若两者不相同时，则以状态暂存器122中储存的第一数据作为输出讯号22。

第二方式：

当该状态保持定时器121计数至该下一时脉周期时，该反弹跳模组12将该第二数据及储存于该状态暂存器122的第一数据进行一互斥反或(XNOR)运算。若互斥反或运算的结果为真(TRUE)，则以第二数据覆写该状态暂存器122中原本储存的第一数据，并以第二数据作为输出讯号22。若互斥反或运算的结果为假(False)，状态暂存器122中储存的仍为第一数据，并以第一数据作为输出讯号22。

第三方式：

当该状态保持定时器121计数至该下一时脉周期时，该反弹跳模组12将该第二数据及储存于该状态暂存器122的第一数据进行一或(OR)运算。若或运算的结果为真，则该状态暂存器中储存的仍是第一数据，并以第一数据作为输出讯号22。当或运算的结果为假(False)，则以第二数据覆写状态暂存器中储存的第一数据，并以第二数据作为输出讯号22。

在该反弹跳模组12进行完上述的反弹跳后，在其输入讯号21中短暂的高态讯号被视为一干扰讯号221，不会反映在该输出讯号22，而保持一定周期不变的讯号被视为一合法讯号222来输出。

由此可知，该反弹跳模组12仅需大小为一位的该状态暂存器122来储存某一周期取得的该输入讯号21的数据，以用于与其下一周期取得的该输入讯号21的数据进行比较，即可达到反弹跳的效果。

在本较佳实施例中，该电路1在该反弹跳模组12进行反弹跳后，也就是该电路1电源稳定后，计算机将对计算机中的所有模组进行同步化的动作。由于计算机的模组众多，需要同步化的时间也随之增加，故在储存模组14中储存有同步时脉致能讯号，当中央处理单元或其它被设计来指挥同步化工作的模组从储存模组14读取并输出同步时脉致能讯号时，同步重置模组13将进入工作状态，且输入至该同步重置模组13的一输入讯号31的值为1

参阅图1与图3，同步重置模组13处于工作后将启动该同步定时器131，该同步定时器131则根据该同步时脉进行计数。若该同步定时器131的计数未达预设的一重置持续周期，则该同步重置模组13将该同步讯号暂存器132设定为一第一设定值。当同步定时器131的计数到达或超过预设的一重置持续周期时，该同步重置模组13将该同步讯号暂存器132设定为异于该第一设定值的一第二设定值。同步重置模组13以该同步讯号暂存器132中的第一设定值或第二设定值作为该同步重置模组13的输出讯号32。

在本较佳实施例中，该第一设定值用以作为该输出讯号32中的一重置讯号321，其值为0，而该第二设定值为该输入讯号31的数据，其值为1。而且，该重置持续周期可视实际需求而定，例如，实际上需要持续N个时脉周期的该重置讯号321，即可将该重置持续周期预设为N，在图3的范例中，N＝2。

由此可知，该同步重置模组13仅需大小为一位的该同步讯号暂存器132，即可产生持续N个时脉周期的该重置讯号321；也就是说，该同步重置模组13仅需大小为一位的该同步讯号暂存器132，即可是应用需求弹性地产生重置讯号321，除了应用于该电路1的全域同步重置之外，亦可应用于该电路1的局部(local)同步重置。

在本发明的较佳实施例中，同步重置模组13可用于计算机或电子产品中全域或区域的同步化，但均不以此为限。

综上所述，藉由本发明的该反弹跳模组12，在暂存器的需求上仅需大小为一位的该状态暂存器122，即可达到反弹跳的效果；又，藉由本发明的该同步重置模组13，在暂存器的需求上仅需大小为一位的该同步讯号暂存器132，即可视实际需求弹性地产生持续N个时脉周期的该重置讯号321，故确实能达成本发明的目的。

惟以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。

Claims (10)

1.一种可进行反弹跳及同步重置的电路，其特征在于其包含：

一时脉产生模组，产生一基础时脉；

一输入时脉产生模组，耦接于该时脉产生模组，用以接收及根据该基础时脉产生一输入时脉；及

一反弹跳模组，耦接于该输入时脉产生模组，并接收该输入时脉与一输入讯号，该反弹跳模组包括：

一状态保持定时器，耦接至该输入时脉产生模组，并于该反弹跳模组工作时被启动，该状态保持定时器根据该输入时脉进行计数；以及

一状态暂存器，接收该输入讯号，并储存该输入讯号的一第一数据，其中该状态暂存器的大小为一位；

其中，当该状态保持定时器计数至一下一时脉周期时，该反弹跳模组根据该输入讯号的一第二数据及储存于该状态暂存器的该第一数据来决定该反弹跳模组的一输出讯号。

2.依据权利要求1所述的可进行反弹跳及同步重置的电路，其特征在于，当该状态保持定时器计数至该下一时脉周期时，该反弹跳模组将该第二数据及储存于该状态暂存器的该第一数据进行比较，若两者相符，该状态暂存器则以该第二数据覆写该第一数据以作为该输出讯号，否则，该反弹跳模组则以该状态暂存器储存的该第一数据作为该输出讯号。

3.依据权利要求1所述的可进行反弹跳及同步重置的电路，其特征在于，当该状态保持定时器计数至该下一时脉周期时，该反弹跳模组将该第二数据及储存于该状态暂存器的该第一数据进行一互斥反或运算，若该互斥反或运算的结果为真，该状态暂存器则以该第二数据覆写该第一数据以作为该输出讯号，否则，该反弹跳模组则以该状态暂存器储存的该第一数据作为该输出讯号。

4.依据权利要求1所述的可进行反弹跳及同步重置的电路，其特征在于，当该状态保持定时器计数至该下一时脉周期时，该反弹跳模组将该第二数据及储存于该状态暂存器的该第一数据进行一或运算，若该或运算的结果为真，则该状态暂存器中储存的仍是该第一数据并作为该输出讯号，否则，该状态暂存器则以该第二数据覆写该第一数据以作为该输出讯号。

5.依据权利要求1所述的可进行反弹跳及同步重置的电路，其特征在于其更包括：

一同步时脉产生模组，电性耦接至该时脉产生模组，该同步时脉产生模组根据该基础时脉产生及输出一同步时脉；

一同步重置模组，包括：

一同步定时器，耦接至该同步时脉产生模组，并于该同步重置模组工作时被启动，该同步定时器根据该同步时脉进行计数；以及

一同步讯号暂存器，耦接至该同步定时器，其中该同步讯号暂存器的大小为一位；

其中，当该同步定时器的计数未达预设的一重置持续周期时，该同步重置模组将该同步讯号暂存器设定为一第一设定值，否则，该同步重置模组将该同步讯号暂存器设定为异于该第一设定值的一第二设定值，且该同步重置模组以该同步讯号暂存器中的该第一设定值或该第二设定值作为该同步重置模组的一输出讯号。

6.一种反弹跳模组，电性耦接至一输入时脉产生模组，该输入时脉产生模组根据一基础时脉产生及输出一输入时脉，且该反弹跳模组接收该输入时脉与一输入讯号，其特征在于该反弹跳模组包括：

一状态保持定时器，耦接至该输入时脉产生模组，并于该反弹跳模组工作时被启动，该状态保持定时器根据该输入时脉进行计数；以及

一状态暂存器，接收该输入讯号，并储存该输入讯号的一第一数据，其中该状态暂存器的大小为一位；

其中，当该状态保持定时器计数至一下一时脉周期时，该反弹跳模组根据该输入讯号的一第二数据及储存于该状态暂存器的该第一数据来决定该反弹跳模组的一输出讯号。

7.依据权利要求6所述的反弹跳模组，其特征在于，当该状态保持定时器计数至该下一时脉周期时，该反弹跳模组将该第二数据及储存于该状态暂存器的该第一数据进行比较，若两者相符，该状态暂存器则以该第二数据覆写该第一数据以作为该输出讯号，否则，该反弹跳模组则以该状态暂存器储存的该第一数据作为该输出讯号。

8.依据权利要求6所述的反弹跳模组，其特征在于，当该状态保持定时器计数至该下一时脉周期时，该反弹跳模组将该第二数据及储存于该状态暂存器的该第一数据进行一互斥反或运算，若该互斥反或运算的结果为真，该状态暂存器则以该第二数据覆写该第一数据以作为该输出讯号，否则，该反弹跳模组则以该状态暂存器储存的该第一数据作为该输出讯号。

9.依据权利要求6所述的反弹跳模组，其特征在于，当该状态保持定时器计数至该下一时脉周期时，该反弹跳模组将该第二数据及储存于该状态暂存器的该第一数据进行一或运算，若该或运算的结果为真，则该状态暂存器中储存的仍是该第一数据并作为该输出讯号，否则，该状态暂存器则以该第二数据覆写该第一数据以作为该输出讯号。

10.一种同步重置模组，该同步重置模组电性耦接至一同步时脉产生模组，该同步时脉产生模组根据一基础时脉产生及输出一同步时脉，且该同步重置模组接收该同步时脉，其特征在于该同步重置模组包括：

一同步定时器，耦接至该同步时脉产生模组，并于该同步重置模组工作时被启动，该同步定时器根据该同步时脉进行计数；以及

一同步讯号暂存器，耦接至该同步定时器，其中该同步讯号暂存器的大小为一位；

其中，当该同步定时器未计数达预设的一重置持续周期时，该同步重置模组将该同步讯号暂存器设定为一第一设定值，否则，该同步重置模组将该同步讯号暂存器设定为异于该第一设定值的一第二设定值，且该同步重置模组以该同步讯号暂存器中的该第一设定值或该第二设定值作为该同步重置模组的一输出讯号。

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