CN102739259A - 一种用于cmmb激励器中的基于fpga的ldpc编码方法 - Google Patents

Abstract

本发明公开了一种用于CMMB激励器中的基于FPGA的LDPC编码方法。先在MATLAB平台上处理LDPC系统码的校验矩阵H，生成分别对应校验比特列向量P和信息比特列向量S的校验矩阵

和

，对校验矩阵做LU分解得到下三角矩阵L和上三角矩阵U；在FPGA平台上实现LDPC编码，主要涉及到大型矩阵的存储、矩阵乘法、前向迭代和后向迭代。本发明编码方法采用基于LU分解校验矩阵的编码方式，避免了大矩阵相乘的逻辑运算，及大数据量存储的带来的FPGA内部存储资源需求大的问题，从而简化了逻辑运算操作，节省了存储空间，有利于CMMB系统的LDPC编码的实现。

Description

一种用于CMMB激励器中的基于FPGA的LDPC编码方法

技术领域

本发明是针对CMMB标准中的LDPC编码，所用到编码方法同时适用于基于大型稀疏校验矩阵的LDPC编码。

背景技术

LDPC(Low Density Parity Check Codes,低密度奇偶校验码)编码以其优异纠错性能和低译码复杂度备受关注，在通信及数字广播等领域得到广泛应用。LDPC编码所面临的一个主要问题就是其较高的编码复杂度和编码时延。如何选取合适的算法，达到资源和效率上的平衡，是硬件实现LDPC编码的主要难点。

CMMB标准中对LDPC编码模块的描述：

输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字。

$C_{\mathrm{COL}\_\mathrm{ORDER}\left(i\right)}=\left\{\begin{array}{cc}{p}_i,& 0\≤i\≤9215-K\\ S_{i+k-9216},& 9216-K\≤i\≤9215\end{array}\right.---\left(1.1\right)$

式中：

K——LDPC码信息比特长度

COL_ORDER(i)——CMMB标准中的码字比特向量

LDPC编码的校验比特P={P₀，P₁，P₂，...，P_9215-K}根据校验矩阵H求解如下方程得出：

H×C^T=0                                    (1.2)

式中：

O——（9216-K）行1列的全0列矢量。

H——LDPC奇偶检验矩阵，定义见CMMB标准附录。

现有的编码方式主要包括：

（1）传统的编码方式

LDPC码传统编码算法和一般的线性分组码类似，利用H和G的正交性，只需根据校验矩阵求出生成矩阵G，再利用生成矩阵G进行编码。若S为输入信息向量，则编码后得到的码字向量C为

C=S·G                                    （1.3）

（2）线性分组码通用编码方式

先把H矩阵分割成一个M*M的左方阵A和一个M*N的右矩阵B。把系统LDPC码的H矩阵分为A和B两部分，A对应校验比特，B对应信息比特，用同样方法把码字C分割成M个校验比特P和N-M个系统比特S。奇偶校验方程H×C^T=0变为下式：

$\left[A\right|B]\×[\frac{P}{S}]=0---\left(1.4\right)$

因此，得到校验信息：

P=A^-1BS                               (1.5)

由上式可以看到校验比特涉及两次矩阵和矢量相乘。我们可以预先计算出D=A^-1B，然后通过把信息码字S乘以这个矩阵D得到校验码字P。这个编码算法的计算复杂度与M(N-M)成正比。由于D通常是密集矩阵而非稀疏矩阵，所以我们称这种编码方式为密集编码方法。

（3）基于近似下三角矩阵的编码方式——RU算法

该算法通过交换校验矩阵行列的位置，保持矩阵的稀疏性，利用交换行列后的近似下三角的校验矩阵进行编码，以降低编码的复杂度。

普通的H矩阵一般不满足近似下三角矩阵的结构，所以要对原始的H矩阵进行预处理，利用贪心算法将H矩阵化成近似下三角的形式，然后再进行编码。

对m*n的校验矩阵进行行列重排之后的矩阵如图1所示：

图1中m*n的校验矩阵进行行列重排之后的矩阵为

$H=\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right]---\left(1.6\right)$

其中，A是(m-g)×(n-m)的矩阵，B是(m-g)×g的矩阵，T是(m-g)×(m-g)的下三角矩阵，C是g×(n-m)的矩阵，D是g ×g的矩阵，E是g ×(n-m)的矩阵。

利用高斯消去完成矩阵运算。对H矩阵左乘：

$M=\left[\begin{array}{cc}1& 0\\ -{\mathrm{ET}}^{-1}& 1\end{array}\right]---\left(1.7\right)$

得到

$M\·H=\left[\begin{array}{ccc}A& B& T\\ -{\mathrm{ET}}^{-1}A+C& -{\mathrm{ET}}^{-1}B+D& 0\end{array}\right]---\left(1.8\right)$

H·C^T=0,所以M·H^T·C=0，又因为码字C=(sp₁p₂),代人C和H可以得到：

$A*s^T+B*p_1^T+T*p_2^T=0---\left(1.9\right)$

$(-{\mathrm{ET}}^{-1}A+C)*s^T+(-{\mathrm{ET}}^{-1}B+D)*p_1^T=0---\left(1.10\right)$

令

Φ=-ET^-1B+D                          (1.11)

假设Φ可逆，代入上式得：

$p_1^T=-{\mathrm{\Φ}}^{-1}(-{\mathrm{ET}}^{-1}{\mathrm{As}}^T+{\mathrm{Cs}}^T)---\left(1.12\right)$

$p_2^T=-T^{-1}({\mathrm{As}}^T+{\mathrm{Bp}}_1^T)---\left(1.13\right)$

则得到码字C=(sp₁p₂)。

对应的现有编码方式的缺点如下：

（1）传统的编码方式给出了编码的最原始的思维方式。虽然H矩阵是稀疏的，但是在高斯消去的时候破坏了它的稀疏性，也就是说得到的生成矩阵G不是稀疏矩阵，在采用线性分组码的通用编码方法，由信息序列根据码的生成矩阵来求得相应的码字序列，会使编码复杂度与其码长的平方成正比，在码长较长时这是很难以接受的。LDPC码在应用时为了提供逼近香农限的性能，选定码长通常很长，编码实现时所需的用于存储的寄存器数量非常多。因此，LDPC码所面临的一个主要问题就是其较高的编码复杂度和编码时延。

在CMMB系统中，通过上述方法得到的G矩阵每一行都有超过1000个元素为1，这样就会造成需要的存储量太大，编码的复杂度太高，实现起来不现实。

（2）线性分组码通用编码方式中的两次矩阵矢量相乘，第一次相乘的时候B是稀疏矩阵，稀疏矩阵和矢量相乘是线性复杂度的，但是第二次相乘的时候A^-1已经不是稀疏矩阵了，所以再进行矢量相乘的时候已经不是线性复杂度了。这种方法也不利于实现。所以，就要对H矩阵进行一些处理，以降低计算的复杂度。

（3）RU编码算法，对H矩阵的构造有一定的要求，一定要符合近似的下三角形式，而且也要求H矩阵是系统码的形式。RU算法的复杂度为O(n+g²)，所以设计的关键就是如何使g的值尽量小。这种算法的缺点在于一般的H矩阵不具备近似下三角的结构，要先对H矩阵进行重排，但是在重排的时候，很难保证H矩阵系统码的形式，还要保证变换后的H矩阵的子矩阵T可逆，所以具有一定的局限性。

综上所述，CMMB标准的LDPC编码面临的主要问题是其奇偶校验矩阵较大，编码复杂度较高和编码时延较长。如何选取合适的算法，达到资源和效率上的平衡，是实现CMMB系统中LDPC编码的主要难点。

发明内容

本发明要解决的技术问题是：提供一种用于CMMB激励器中的基于FPGA的LDPC编码方法，该编码方法简化了逻辑运算，并节省了存储空间，降低了系统开销。

为了解决上述技术问题，本发明所采用的技术方案描述如下：

因为校验矩阵H中的元素定义在二元伽罗华域GF(2)中，所以对应元素间的乘法运算可看为对应元素的并运算，元素间的加减运算可看为异或运算。因此有以下推导成立：先把H矩阵分割成一个M*M的左方阵A和一个M*N的右矩阵B。把系统LDPC码的H矩阵分为A和B两部分，A对应校验比特，B对应信息比特，码字C=[P|S]，由方程：HC^T=0，即 $\left[H_p\right|H_s]\left[\begin{array}{c}{p}^T\\ S^T\end{array}\right]=0,$ 得

H_pP^T=H_sS^T                       (1.14)

将H_p进行LU分解，即H_p=LU，代人AP^T=BS^T中，得

LUP^T=BS^T                        (1.15)

其中对校验矩阵H_p采用了贪心策略的LU分解。把矩阵H_p分解为一个上三角矩阵U和下三角矩阵L的乘积，其中L和U也是M行M列的稀疏矩阵。LU分解可以避免对矩阵进行求逆的过程，它是利用前向迭代和后向迭代来避免求逆的过程。

对H矩阵的处理，可用MATLAB编程实现。处理后生成的矩阵：H_s、L、U存在FPGA内部ROM。在FPGA中实现LDPC编码的主要步骤：

A.令Z=H_sS^T，设计矩阵乘法运算电路，计算Z；

B.令Y=UP^T，利用前向迭代解方程LY=Z，设计前向迭代运算电路，得到Y，其中Y是M维的列向量；

C.设计后向迭代运算电路，解方程UP^T=Y，得到校验比特列向量P；

D.按照式(1.1)对输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字。

其中L、U和H_s矩阵是由CMMB标准中的LDPC编码的校验矩阵H分解得到的；CMMB标准中的LDPC编码的校验矩阵H，采用基于贪心策略的LU分解方法处理，MATLAB编程实现，主要包括以下步骤：

先把H矩阵分割成一个M*M的左方阵H_p和一个M*N的右矩阵H_s，把系统LDPC码的H矩阵分为H_p和H_s两部分，H_p对应校验比特，H_s对应信息比特；

对校验矩阵H_p做LU分解得到下三角矩阵L和上三角矩阵U，通过找主元（即主对角位置上的元素）是否为1.若为1，则把该列该元素下面的所有值赋给L，再把该行该元素后面的所有值赋给U，再把该列主元下面的1都消去；若主元不为1，则在下面的行中找，找到为1的行，然后与该行交换，再重复主元是1的操作；做完一行的操作后，再判断下一个主元，操作和上面一样，直到把待分解的矩阵变成一个上三角矩阵，同时也得到了L和U。

所述校验矩阵H_p采用贪心算法进行LU分解得到下三角矩阵L和上三角矩阵U的方法，降低了CMMB系统中LDPC编码对FPGA内部存储空间的需求。

本发明的有益效果是：本发明编码方法采用基于LU分解校验矩阵的编码方式，编码的计算复杂度是线性的，避免了大矩阵相乘的逻辑运算，及大数据量存储的带来的FPGA内部存储资源需求大的问题，从而简化了逻辑运算操作，节省了存储空间，有利于CMMB系统的LDPC编码的实现。本发明采用流水线结构设计，步骤明确；方法中矩阵运算、前向迭代和后向迭代电路结构设计适合FPGA实现，结合流水线设计，降低了LDPC编码复杂度。

附图说明

图1是m*n的校验矩阵进行行列重排之后的矩阵示意图；

图2是CMMB系统中3/4码率的LDPC码的校验矩阵H非零元素的分布示意图；

图3是本发明LDPC编码方法的步骤示意图；

图4是本发明CMMB系统中LDPC码(1/2码率)的稀疏矩阵H_p相应的LU分解L矩阵非零元素的分布示意图；

图5是本发明CMMB系统中LDPC码(1/2码率)的稀疏矩阵H_p相应的LU分解U矩阵非零元素的分布示意图；

图6是本发明CMMB系统中LDPC码(3/4码率)的稀疏矩阵H_p相应的LU分解L矩阵非零元素的分布示意图；

图7是本发明CMMB系统中LDPC码(3/4码率)的稀疏矩阵H_p相应的LU分解U矩阵非零元素的分布示意图；

图8是本发明LDPC编码器的整体原理方框图；

图9是本发明矩阵相乘电路的结构示意图；

图10是本发明前向迭代算法的实现方框图；

图11是本发明后向迭代算法的实现方框图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明：

CMMB激励器中，针对不同信道和传输内容，LDPC码有1/2和3/4两种不同的码率可选。若选定码率，则每次进行LDPC编码所取的信息比特长度是固定的。形成每个码字的固定长度为9216比特。LDPC输出码字C={c₀，c₁，......c₉₂₁₅}由输入信息比特S={s₀，s₁，......s_k-1}和校验比特P={p₀，p₁，......p_9215-K}组成，按下式进行重排：

CMMB标准中对LDPC编码模块的描述：输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字。

$C_{\mathrm{COL}\_\mathrm{ORDER}\left(i\right)}=\left\{\begin{array}{cc}{p}_i,& 0\≤i\≤9215-K\\ S_{i+k-9216},& 9216-K\≤i\≤9215\end{array}\right.---\left(3.1\right)$

式中：

K——LDPC码信息比特长度

COL_ORDER(i)——CMMB标准中的码字比特向量

LDPC编码的校验比特P={P₀，P₁，P₂，...，P_9215-K}根据校验矩阵H求解如下方程得出：

H×C^T=0                      (3.2)

式中：

O——（9216-K）行1列的全0列矢量。

H——LDPC奇偶检验矩阵，定义见CMMB标准附录。

CMMB标准中的LDPC码具有高度结构化的特点，主要表现在它的校验矩阵构造上，属于规则准循环矩阵。在CMMB标准中给出了1/2码率和3/4码率的H矩阵，标准的附录中标明了H矩阵中每个1的位置，即每个1所在的行列标号。

归纳起来，CMMB标准中的LDPC码校验矩阵构造规则为：

1）1/2码率的H矩阵行重为6，列重为3；3/4码率的H矩阵行重为12，列重为3；

2）经研究发现CMMB的H矩阵具备一定的循环性，对于1/2码率，整个校验矩阵都是由前18行每隔18行循环移动36位得到。而对于3/4码率，整个校验矩阵都是由前9行每隔9行循环移动36位得到。

根据这种循环性，可以快速的构建出H矩阵。

图2为CMMB系统中3/4码率的LDPC码的校验矩阵H中非零元素的分布图，其中一个黑点即表示一个非零元素，即元素“1”，其余空白处皆为“0”。该稀疏校验矩阵H中共有非零元素27648个。

参照图3,本发明方法主要包括以下步骤：

A.根据LDPC系统码的校验矩阵H生成分别对应校验比特列向量P和信息比特列向量S的校验矩阵H_p和H_s；

B.对校验矩阵H_p做LU分解得到下三角矩阵L和上三角矩阵U；

C.依次经前向迭代运算和后向迭代运算得到校验比特列向量P；

D.对输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字。

下面对本发明方法的步骤进行具体说明：

步骤A；定义行向量集合V={v_i；i=1,2，...，9216},其中v_i表示一个9216维的列向量，v_i中除了第COL_ORDER(i)个元素为1外，其余元素皆为0；接着再定义矩阵R_9216×9216=(v₁，v₂，...，v₉₂₁₆)，由于矩阵R_9216×9216可写为一系列初等变换矩阵的乘积，故矩阵R_9216×9216是可逆的，且其逆矩阵

为矩阵R_9216×9216本身的转置矩阵

则输出码字C又可以写成

C=R_9216×9216·(P^T，S^T)^T                   （3.3）

由于信息比特和校验比特交织于CMMB的LDPC输出码字中，所以需要对校验矩阵H进行列调整使得信息比特s和校验比特p分离。这可通过对校验矩阵H进行比特映射的逆变换来得到系统码字列向量C_sys所对应的校验矩阵H‘。具体地说，就是选取矩阵H的第COL_ORDER(i)列作为校验矩阵H‘的第i列，亦即：

$H^{\′}=H\·R_{9216\×9216}^T---\left(3.4\right)$

这样可得到新的校验方程组：

H’·C_sys＝0_9216-K               (3.5)

其中，C_sys-(P^T，S^T)^T。

接着把H‘矩阵分为H_p和H_s两个部分，分别对应校验比特列向量p和信息比特列向量s。即

此时校验方程组可以写成

(H_p，H_s)·(P^T，S^T)^T＝0_9216-K                (3.8)

由于校验矩阵H中的元素定义在二元伽罗华域GF(2)中，所以对应元素间的乘法运算可看为对应元素的并运算，元素间的加减运算可看为异或运算。因此有下式成立：

H_p·p+H_s·s＝0_9216-K                 (3.9)

H_p·p=H_s·s                          (3.10)

由于H_p是H中抽取出的列向量的集合，所以易知H_p矩阵也是稀疏矩阵。于是方程H_p·p=H_s·s可通过矩阵H_p进行LU分解从而高效求解。

步骤B；对H_p矩阵做LU分解，即H_p=L·U，代人H_p·p=H_s·s中，得

L·U·p=H_s·s                       (3.11)

LU分解的一般思路是通过找主元（即主对角位置上的元素）是否为1.若为1，则把该列该元素下面的所有值赋给L，再把该行该元素后面的所有值赋给U，再把该列主元下面的1都消去；若主元不为1，则在下面的行中找，找到为1的行，然后与该行交换，再重复主元是1的操作。做完一行的操作后，再判断下一个主元，操作和上面一样。直到把待分解的矩阵变成一个上三角矩阵，同时也得到了L和U。

本发明采用贪心法算法对H_p进行LU分解，采用的方法具体如下：

1）初始化，将Hs矩阵赋给B矩阵，将Hp矩阵赋给A矩阵令L=U=0，i=1；L、U矩阵的大小和需要分解的矩阵A大小一致；初始化数组rec_col()，对应位置存A矩阵中对应列的下标，如rec_col(0)=0,rec_col(1)=1……。

2）在A矩阵第i行到第n行中找行重（行中1的个数）最小的行，若行重最小的行数不为1，则取第一次出现的行重最小的行，然后将该行与第i行交换。

3）在交换后的第i行中，寻找列重（列中1的个数）最小的列，若列重最小的列数不为1，则取第一次熟悉的列重最小的列，然后将该列与第i列交换。

4）将B矩阵做与第二步相应的行交换，对L矩阵做与第三步相应的列交换，对U矩阵做与第二步相应的行交换，对rec_col()做与第三步相应的交换。

5）将矩阵A中第i行从第i列到第n列的值赋给U中对应的位置，将矩阵A中第i列从第i行的值赋给L中对应的位置。

6）高斯消元，把第i列中i行下面的1全部消去。

7）i加1回到第二步开始新的循环。一直到i=n结束。得到的B矩阵即为Hs_new矩阵。

用以上算法分别对CMMB的LDPC码率为1/2和3/4的Hp矩阵做LU分解，得到结果如图4、图5和图6、图7所示。

由图4至图7可以看出：CMMB系统中的，1/2码率和3/4码率的LDPC码中的Hp按贪心算法进行的LU分解算法得到的L矩阵和U矩阵分别有元素42722个和11442个非零元素。优于其他LU分解算法。

步骤C；依次经前向迭代运算和后向迭代运算得到校验比特列向量P；

令

Z=H_s·s                      (3.12)

计算Z，由于H_s是稀疏矩阵，所以计算时间是线性的。

利用前向迭代解方程L·Y=Z，得到Y，其中Y是M维的列向量。

通过后向迭代运算，解方程

U·p=Y                       (3.13)

得到校验信息P={p₀，p₁，...，p_9215-K}。

步骤D；对输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字。即将输入的信息比特向量S={s₀，s₁，......s_k-1}和校验比特向量P={p₀，p₁，......p_9215-K}，按式(3.1)进行重排，得到LDPC输出码字C={c₀，c₁，......c₉₂₁₅}。

LDPC编码的整体框图如图8所示，对奇偶校验矩阵H的分解可在MATLAB中完成，得出的H_s、L和U矩阵存在FPGA内部ROM中。可以看出，整个设计的质量取决于矩阵的存储方法、矩阵相乘和迭代运算。

关于矩阵的存储：

编码模块的矩阵存储方式，由于LDPC校验矩阵是稀疏矩阵，所以在存储矩阵时只存储1的位置，这样只要加以控制便可以有序工作，校验矩阵越大越可以节省越多的资源，具体存储方式举例说明。有如下矩阵：

$\left[\begin{array}{ccccc}1& 0& 0& 1& 0\\ 1& 0& 1& 0& 0\\ 0& 0& 1& 0& 0\\ 1& 0& 0& 0& 1\\ 0& 1& 0& 1& 0\end{array}\right]$

它在存储器中的表述如下表所示：

COL	FLAG
		1	0
4	1
		1	0
3	1
		3	1
1	0
		5	1
2	0
		4	1

COL和FLAG分别存在两块ROM中。COL表示数据是当前行值为1的列号，FLAG表明这个1是否是本行最后一个1，如果FLAG为1则表示这个1是矩阵本行的最后的一个1。

关于矩阵相乘的乘法器电路设计：

结合图9，本乘法器电路模块实现的是Z^T=H_s×S^T，首先将H_s中1所在的行位置作为S信息比特矢量存储器的读地址，这与H_s的行向量与S向量进行位与操作有相同的效果。然后用H_s矩阵同一行的的列号读出信息比特矢量存储单元读出信息比特进行异或操作。对H_s第一个从第一行第一个进行这样的操作，循环计算出和校验位等长的Z向量，将计算出的Z向量用于迭代运算中，Z矩阵的矩阵乘法模块的实现如图9所示。图9中H_s矩阵非0元素行标志用于控制异或后数据的输出与反馈的选择，以及Z向量的FIFO缓存写入使能信号，只要矩阵存储器中某个单元FLAG为1，那么异或后数据写入Z矩阵FIFO缓存中，同时。直到H_s中所有元素都参与运算，并且Z中的向量全部产生后结束本轮乘法计算。

关于迭代运算电路的设计：

结合图10，考虑等式L×Y^T=Z^T，其中矩阵L是一个下三角稀疏矩阵，Y是该步骤所要求的向量，有下式：

$y_i=z_i+{\mathrm{\Σ}}_{j=0}^{i-1}{l}_{i,j}{y}_j---\left(3.14\right)$

如下推导：

$\left\{\begin{array}{c}{l}_{00}{y}_0=z_0\\ l_{10}{y}_0+l_{11}{y}_1=z_1\\ l_{20}{y}_0+l_{21}{y}_1+l_{22}{y}_2=z_2\\ ...\\ l_{(n-1)0}{y}_0+l_{(n-1)1}{y}_1+l_{(n-1)2}{y}_2+\·\·\·+l_{(n-1)(n-1)}{y}_{(n-1)}=z_{(n-1)}\end{array}---\left(3.16\right)\right.$

得到

$\left\{\begin{array}{c}{y}_0=z_0/l_{00}\\ y_1=(z_1-l_{10}{y}_0)/l_{11}\\ y_2=(z_2-l_{20}{y}_0-l_{21}{y}_1)/l_{22}\\ ...\\ y_{(n-1)}=(z_{(n-1)}-l_{(n-1)0}{y}_0-l_{(n-1)1}{y}_1-\·\·\·-l_{(n-1)(n-2)}{y}_{n-2})/l_{(n-1)(n-1)}\end{array}\right.---\left(3.17\right)$

$\left\{\begin{array}{c}{y}_0=z_0/l_{00}\\ y_1=(z_1+l_{10}{y}_0)/l_{11}\\ y_2=(z_2+l_{20}{y}_0+l_{21}{y}_1)/l_{22}\\ y_3=(z_3+l_{30}{y}_0+l_{31}{y}_1+l_{32}{y}_2)/l_{33}\end{array}\right.---\left(3.18\right)$

FPGA设计思想：L矩阵对角元素必然为1，若在flag为1时，放出一个Z缓存模块中的数据，否则读出相应地址（该地址由矩阵L的行标志产生）的y的值，二元有限域加法为异或。

本设计中涉及的矩阵为定义在二元有限域的矩阵计算，L矩阵为对角线为1的下三角矩阵。

得到

$\left\{\begin{array}{c}{y}_0=z_0\\ y_1=z_1+l_{10}{y}_0\\ y_2=z_2+l_{20}{y}_0+l_{21}{y}_1\\ y_3=z_3+l_{30}{y}_0+l_{31}{y}_1+l_{32}{y}_2\end{array}\right.---\left(3.19\right)$

与乘法模块相似，为了计算向量y的元素，需要利用矩阵L和Z向量，以及已经得到的y向量中的元素。只要在乘法模块的基础上加一些小改动就可以实现前向迭代模块了。前向迭代具体实现如图10所示。和乘法模块类似，首先将L的1所在列号作为Y向量的读地址，这与L的向量和Y向量进行位与操作有相同的效果。然后对这些被选择的位进行异或操作，在与Z向量中与当前行号相同的位置的元素相异或。对于L逐行进行这样的操作，循环计算出Y向量。

同样道理，本设计中涉及的矩阵为定义在二元有限域的矩阵计算，U矩阵为对角线为1的上三角矩阵。

由

$\left[\begin{array}{cccc}{u}_{00}& u_{01}& u_{02}& u_{03}\\ 0& u_{11}& u_{12}& u_{13}\\ 0& 0& u_{22}& u_{23}\\ 0& 0& 0& u_{33}\end{array}\right]\·\left[\begin{array}{c}{p}_0\\ p_1\\ p_2\\ p_3\end{array}\right]=\left[\begin{array}{c}{y}_0\\ y_1\\ y_2\\ y_3\end{array}\right]---\left(3.20\right)$

推到得到

$\left\{\begin{array}{c}{p}_3=y_3/u_{33}\\ p_2=(y_2+u_{23}{p}_3)/u_{22}\\ p_1=(y_1+u_{12}{p}_2+u_{13}{p}_3)/u_{11}\\ p_0=(y_0+u_{01}{p}_1+u_{02}{p}_2+u_{03}{p}_3)/u_{00}\end{array}\right.---\left(3.21\right)$

后向迭代的原理框图如图11所示，其FPGA设计思想：U矩阵对角元素必然为1，若在flag为1时，读出y的值，否则读出相应地址的p的值，加法为异或。

本发明基于FPGA的LDPC编码方法可以把编码速率提高，并减少对FPGA内部存储资源的需求。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可以作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (2)

1.一种用于CMMB激励器中的基于FPGA的LDPC编码方法，其特征在于，根据奇偶校验方程                                               

公式，结合对奇偶校验矩阵进行LU分解，在FPGA上实现编码，采用流水线结构设计在FPGA实现，主要包括以下步骤：

A.令

，设计矩阵乘法运算电路，计算Z；

B.令，利用前向迭代解方程

，设计前向迭代运算电路，得到Y，其中Y是M维的列向量；

C.设计后向迭代运算电路，解方程

，得到校验比特列向量P；

D.对输入的信息比特列向量S与校验比特列向量P进行重排，得到LDPC输出码字；

其中L、U和矩阵是由CMMB标准中的LDPC编码的校验矩阵H分解得到的。

2.根据权利要求1所述的一种用于CMMB激励器中的基于FPGA的LDPC编码方法，其特征在于：CMMB标准中的LDPC编码的校验矩阵H，采用基于贪心策略的LU分解方法处理，MATLAB编程实现，主要包括以下步骤：

先把H矩阵分割成一个M*M的左方阵和一个M*N的右矩阵

，把系统LDPC码的H矩阵分为

和两部分，对应校验比特，

对应信息比特；

对校验矩阵

做LU分解得到下三角矩阵L和上三角矩阵U，通过找主元（即主对角位置上的元素）是否为1；若为1，则把该列该元素下面的所有值赋给L，再把该行该元素后面的所有值赋给U，再把该列主元下面的1都消去；若主元不为1，则在下面的行中找，找到为1的行，然后与该行交换，再重复主元是1的操作；做完一行的操作后，再判断下一个主元，操作和上面一样，直到把待分解的矩阵变成一个上三角矩阵，同时也得到了L和U。

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