CN102693343A

CN102693343A - 片上系统验证装置和片上系统验证方法

Info

Publication number: CN102693343A
Application number: CN2012101653627A
Authority: CN
Inventors: 杨元成
Original assignee: Qingdao Hisense Xinxin Technology Co Ltd
Current assignee: Hisense Visual Technology Co Ltd
Priority date: 2012-05-25
Filing date: 2012-05-25
Publication date: 2012-09-26
Anticipated expiration: 2032-05-25
Also published as: CN102693343B

Abstract

本发明提供了一种片上系统验证装置，包括：IDC接口，连接至驱动电路，用于输入或输出测试数据；单排插座，连接至所述IDC接口，实现所述IDC接口与片上系统之间的测试数据交互；驱动电路，用于调节所述IDC接口的驱动电流；跳线开关，连接至所述驱动电路，用于启动所述驱动电路的调节功能或将所述驱动电路接地，其中，所述驱动电路与所述跳线开关同时并联至所述IDC接口与所述单排插座之间的链路。利用驱动电路和跳线开关的灵活性，可采用小间距单排插座连接到待验证的片上系统验证板，减小了片上系统端接口所占的PCB板面积，提高了验证开发效率，也降低了产品开发成本。

Description

片上系统验证装置和片上系统验证方法

技术领域

本发明涉及集成电路设计技术领域，具体而言，涉及片上系统验证装置和片上系统验证方法。

背景技术

在SOC（system on chip，片上系统）芯片的前期开发中，系统的调试验证是至关重要的，而此时整个SOC芯片的驱动软件系统还不完善，需要通过JTAG或EJTAG对SOC芯片进行在线调试，编程，download，debug等。为缩短开发周期，很多SOC产品的PCB往往排成产品的PCB，便于更接近于实际产品的验证。为降低成本，成品的PCB往往有严格的尺寸限制。而以往的EJTAG调试装置需要两边都需要支持IDC接口（2.54mm间距的双排插座）的插线进行连接，调试装置成本高，且SOC端接口需要占用较大的PCB板面积，给SOC系统的开发验证期带来很大的被动。

因此，如何缩短SOC系统的开发验证周期，以及降低验证装置的成本是本领域亟待解决的技术问题。

发明内容

考虑到上述背景技术，本发明的一个目的是提供一种片上系统验证装置，能够减小片上系统端接口所占的PCB板面积，降低产品验证开发成本。

有鉴于此，根据本发明的一个方面，提供了一种片上系统验证装置，包括：IDC接口，连接至驱动电路，用于输入或输出测试数据；单排插座，连接至所述IDC接口，实现所述IDC接口与片上系统之间的测试数据交互；驱动电路，用于调节所述IDC接口的驱动电流；跳线开关，连接至所述驱动电路，用于启动所述驱动电路的调节功能或将所述驱动电路接地，其中，所述驱动电路与所述跳线开关同时并联至所述IDC接口与所述单排插座之间的链路。

根据本发明的另一方面，还提供了一种片上系统验证方法，包括以下步骤：通过IDC接口和单排插座实现与片上系统之间的测试数据交互；在所述IDC接口与所述单排插座之间的链路上并联设置驱动电路和跳线开关，通过所述驱动电路调节所述IDC接口的驱动电流，通过所述跳线开关启动所述驱动电路的调节功能或将所述驱动电路接地，以调节从所述IDC接口输出的测试信号的驱动能力。

本发明通过支持JTAG和EJTAG标准协议且适用于各种ICE（集成设备电路）调试工具的IDC接口，利用驱动电路和跳线开关的灵活性，并通过小间距单排插座连接到SOC验证板，避免了以往采用两个IDC接口所占用PCB板较大空间的问题，也降低了开发成本，提高了SOC芯片前期开发验证的效率。

附图说明

图1是根据本发明实施例的片上系统验证装置的示意图；

图2是根据本发明实施例的片上系统验证装置中的IDC接口的示意图；

图3是根据本发明实施例的片上系统验证装置中的驱动电路的示意图；

图4A是根据本发明实施例的片上系统验证装置中的挑选开关的示意图；

图4B是根据本发明实施例的片上系统验证装置中的挑选开关的示意图；

图5是根据本发明实施例的片上系统验证装置中的单排插座的示意图；

图6是根据本发明实施例的片上系统验证方法的流程图。

具体实施方式

为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。

下面结合附图和实施例对本发明做进一步说明。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

图1是根据本发明实施例的片上系统验证装置的示意图。

如图1所示，根据本发明的实施例的片上系统验证装置，包括：IDC接口102，连接至驱动电路106，用于输入或输出测试数据；单排插座104，连接至所述IDC接口102，实现所述IDC接口102与片上系统110之间的测试数据交互；驱动电路106，用于调节所述IDC接口102的驱动电流；跳线开关108，连接至所述驱动电路106，用于启动所述驱动电路106的调节功能或将所述驱动电路106接地，其中，所述驱动电路106与所述跳线开关108同时并联至所述IDC接口102与所述单排插座104之间的链路。

利用可调电阻和跳线开关的灵活性，就无需采用两个IDC接口，而采用单排插座，减小了所占用PCB的空间，也降低了装置的成本。

其中，该IDC接口的具体结构可参考图2，图2是根据本发明实施例的片上系统验证装置中的IDC接口的示意图。

如图2所示，XP1为IDC 14pin接口，支持EJATG和JTAG标准。该接口包括数据传输、时钟、复位、模式选择等。

具体地，TCK——测试时钟输入；TDI——测试数据输入，测试数据通过TDI输入JTAG口；TDO——测试数据输出，测试数据通过TDO从JTAG口输出；TMS——测试模式选择，用来设置JTAG口处于某种特定的测试模式；nTRST——测试复位，输入引脚；TAP——称为TAP控制器，TAP控制器的状态机通过TCK和TMS进行状态的改变，实现数据和指令的输入。EJTAG接口利用JTAG的TAP（TestAccess Port）访问方式，将测试数据传入或者传出处理器核；VCC为输入电源、管脚4、管脚6、管脚8和管脚10均接地。

需说明的是，JTAG（Joint Test Action Group，联合测试行动小组）是一种国际标准测试协议（兼容IEEE 1149.1），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP（In-System Programmable，在线编程），对FLASH等器件进行编程。

EJTAG（Enhanced Joint Test Action Group）是MIPS公司根据IEEE 1149．1协议的基本构造和功能扩展而制定的规范，是一个硬件／软件子系统，在处理器内部实现了一套基于硬件的调试特性，用于支持片上调试。

在上述技术方案中，优选地，所述驱动电路包括可调电阻。具体地，可参见图3。

如图3所示，在IDC接口的测试时钟输入管脚、测试数据输入管脚、测试数据输出管脚、测试模式选择管脚、测试复位管脚和TAP控制器管脚上均连接有可调电阻。

由于不同的SOC系统对EJTAG/JTAG的驱动能力要求不一样，而ICE调试工具内部的驱动能力是固定的。这种结果往往导致在通过EJTAG/JTAG对SOC系统进行调试时，由于驱动能力的差异，出现不能正常调试的情况。通过变阻器，增加或减小EJTAG/JTAG信号的驱动能力，使SOC芯片能够正常的调试、debug或download程序等。在图3中，R1调节IDC接口中nTRST的驱动能力，R2调节IDC接口中TDI的上拉驱动能力、R3调节IDC接口中TMS的上拉驱动能力，R4调节IDC接口中TCK的上拉驱动能力，R5调节IDC接口中TDO的上拉驱动能力，R6调节IDC接口中TAP的驱动能力。

根据实际应用情况，每个电阻的阻值不尽相同，可基于片上系统的设计要求，选择合适的可调电阻。

另外，因设计需要，一些SOC芯片的EJTAG\JTAG接口的nTRST和TAP需要增加上拉或下拉驱动能力。所以增加跳线开关108以提高验证装置的通用性和灵活性。

图4A所示，当nTRST需要上拉驱动能力时，通过跳线帽J1连接SEL1和VCC（SEL1接nTRST），即J1的管脚2和管脚3；若需要下拉驱动，则通过跳线帽连接SEL1和GND（SEL2接nTRST），即J1的管脚2和管脚1。

如图4B所示，当TAP需要上拉驱动能力时，通过跳线帽J2连接SEL2和VCC（SEL1接TAP），即J2的管脚2和管脚3；若需要下拉驱动能力，则通过跳线帽连接SEL2和GND（SEL2接TAP），即J2的管脚2和管脚1。

图1中的片上系统验证装置中的单排插座的间距小于等于1.25毫米，在本实施例中可采用如图5所示的小间距单排插座，其利用低成本的1.25mm排线对SOC验证板进行调试验证。

本领域内的技术人员应该理解，可将驱动电路集成在图2所示的IDC接口中。

因此，通过支持JTAG和EJTAG标准协议且适用于各种ICE（集成设备电路）调试工具的IDC接口，利用驱动电路和跳线开关的灵活性，并通过小间距单排插座连接到SOC验证板，避免了以往采用两个IDC接口所占用PCB板较大空间的问题，也降低了开发成本，提高了SOC芯片前期开发验证的效率。

图6是根据本发明实施例的片上系统验证方法的流程图。

如图6所示，根据本发明的实施例的片上系统验证方法，包括以下步骤：步骤602，通过IDC接口和单排插座实现与片上系统之间的测试数据交互；

步骤604，在所述IDC接口与所述单排插座之间的链路上并联设置驱动电路和跳线开关，通过所述驱动电路调节所述IDC接口的驱动电流，通过所述跳线开关启动所述驱动电路的调节功能或将所述驱动电路接地，以调节从所述IDC接口输出的测试信号的驱动能力。

由此可见，无需采用两个IDC接口便可以对片上系统进行验证，并且可调节从IDC接口输出的测试信号的驱动能力，以适应不同片上系统的驱动能力的要求，并且采用了小间距单排插座，减少的验证装置占用PCB板的空间，也降低了开发成本，还利用了驱动电路和跳线开关的灵活性，提高了开发验证效率。

在上述技术方案中，优选地，所述驱动电路包括可调电阻，将所述可调电阻连接在所述IDC接口的测试时钟输入管脚、测试数据输入管脚、测试数据输出管脚、测试模式选择管脚、测试复位管脚和TAP控制器管脚上。

可调电阻成本低，且调节灵活，可以调节IDC接口的驱动电流，降低了开发成本。应清楚，驱动电路不仅限于可调电阻，任何可调节驱动电流的电路均可以应用在该片上系统验证装置中，只不过可调电阻适用性强，实现简单，故作为一种优选实施例。

在上述技术方案中，优选地，在所述IDC接口的所述测试复位管脚和所述TAP控制器管脚上连接所述跳线开关。

应理解，该跳线开关包括但不限于跳线帽或拨码开关。

在上述技术方案中，优选地，所述单排插座的间距小于等于1.25毫米。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种片上系统验证装置，其特征在于，包括：

IDC接口，连接至驱动电路，用于输入或输出测试数据；

单排插座，连接至所述IDC接口，实现所述IDC接口与片上系统之间的测试数据交互；

驱动电路，用于调节所述IDC接口的驱动电流；

跳线开关，连接至所述驱动电路，用于启动所述驱动电路的调节功能或将所述驱动电路接地，其中，所述驱动电路与所述跳线开关同时并联至所述IDC接口与所述单排插座之间的链路。

2.根据权利要求1所述的片上系统验证装置，其特征在于，所述驱动电路包括可调电阻。

3.根据权利要求2所述的片上系统验证装置，其特征在于，在所述IDC接口的测试时钟输入管脚、测试数据输入管脚、测试数据输出管脚、测试模式选择管脚、测试复位管脚和TAP控制器管脚上均连接有所述可调电阻。

4.根据权利要求3所述的片上系统验证装置，其特征在于，具有两个所述跳线开关，分别连接至所述IDC接口的所述测试复位管脚和所述TAP控制器管脚。

5.根据权利要求1至4中任一项所述的片上系统验证装置，其特征在于，所述单排插座的间距小于等于1.25毫米。

6.根据权利要求1至4中任一项所述的片上系统验证装置，其特征在于，所述驱动电路集成在所述IDC接口中。

7.一种片上系统验证方法，其特征在于，包括以下步骤：

通过IDC接口和单排插座实现与片上系统之间的测试数据交互；

在所述IDC接口与所述单排插座之间的链路上并联设置驱动电路和跳线开关，通过所述驱动电路调节所述IDC接口的驱动电流，通过所述跳线开关启动所述驱动电路的调节功能或将所述驱动电路接地，以调节从所述IDC接口输出的测试信号的驱动能力。

8.根据权利要求7所述的片上系统验证方法，其特征在于，所述驱动电路包括可调电阻，将所述可调电阻连接在所述IDC接口的测试时钟输入管脚、测试数据输入管脚、测试数据输出管脚、测试模式选择管脚、测试复位管脚和TAP控制器管脚上。

9.根据权利要求8所述的片上系统验证方法，其特征在于，在所述IDC接口的所述测试复位管脚和所述TAP控制器管脚上连接所述跳线开关。

10.根据权利要求7至9中任一项所述的片上系统验证方法，其特征在于，所述单排插座的间距小于等于1.25毫米。