CN102687512A - 图像编码装置以及集成电路 - Google Patents

Abstract

图像编码装置(1000)，进行以下的处理的一方或双方，即，二值化部(310)，以时分切换来进行针对量化数据(QT1)的二值化、和针对量化数据(QT2)的二值化，从而进行二值化处理的处理，以及，算术编码部(351)，以时分切换来进行针对二值数据(BD1)的算术编码、和针对二值数据(BD2)的算术编码，从而进行算术编码处理的处理。算术编码部(351)，通过进行对各个二值数据(BD1)以及各个二值数据(BD2)分别进行算术编码的算术编码处理，从而生成编码流(ST1)以及编码流(ST2)。

Description

图像编码装置以及集成电路

技术领域

本发明涉及生成多种流的图像编码装置以及集成电路。

背景技术

对于图像处理技术，生成多种流的技术引人注目。例如，在专利文献1中，公开同时生成以低位速率压缩的流以及以高位速率压缩的流的技术(以下，称为以往技术A)。

(现有技术文献)

(专利文献)

专利文献1：日本特开2008－160494号公报

发明概要

发明要解决的问题

近年来，基于H.264／AVC标准的图像编码方式(以下，称为H264编码方式)成了运动图像的编码方式的主流。对于H264编码方式，通过进行基于可变尺寸的块的处理、1／4像素精度运动补偿、算术编码等，试图编码效率的提高。

然而，H264编码方式，由于运动图像的编码的运算量庞大，因此，在需要对运动图像实时地进行编码的情况下，需要专用的硬件。以下，将进行基于H264编码方式的编码的硬件，称为H264编码电路。

因此，在利用H264编码方式生成多种流的情况下，可以考虑在图像编码装置中独立并联设置多个H264编码电路。然而，在此情况下存在的问题是，生成多种流的图像编码装置的电路规模变得非常大。

发明内容

为了解决所述的问题，本发明的目的在于，提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置等。

解决问题所采用的手段

为了解决所述的问题，基于该发明的某局面的图像编码装置，至少进行离散余弦变换、量化以及算术编码，对通过所述量化而得到的多个第1量化数据以及第2量化数据进行处理。图像编码装置具备：二值化部，通过进行对各个所述第1量化数据以及各个所述第2量化数据分别进行二值化的二值化处理，从而生成与各个所述第1量化数据以及各个所述第2量化数据分别对应的各个第1二值数据以及各个第2二值数据；以及算术编码部，通过进行对各个所述第1二值数据以及各个所述第2二值数据分别进行算术编码的算术编码处理，从而生成与各个所述第1二值数据以及各个所述第2二值数据分别对应的第1流以及第2流。所述图像编码装置，进行以下的处理的一方或双方，即，所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理的处理，以及，所述算术编码部，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理的处理。

因此，能够抑制图像编码装置的电路规模的大小。并且，算术编码部，通过进行算术编码处理，从而生成第1流以及第2流。据此，能够提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

优选的是，所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理，所述算术编码部，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理。

优选的是，所述图像编码装置，还具备第1存储器以及第2存储器，所述算术编码部，进一步，将所述第1流以及所述第2流分别存储到所述第1存储器以及所述第2存储器。

据此，能够将第1流以及第2流分别独立地存储到不同的存储器。

优选的是，所述图像编码装置，还具备第3存储器以及第4存储器，所述二值化部，进一步，将成为所述算术编码的对象的各个所述第1二值数据以及各个所述第2二值数据分别存储到所述第3存储器以及所述第4存储器。

优选的是，所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理。

优选的是，所述图像编码装置，还具备第1存储器以及第2存储器，所述算术编码部，包括第1算术编码部以及第2算术编码部，所述第1算术编码部，通过对各个所述第1二值数据进行算术编码，从而生成所述第1流，将该第1流存储到所述第1存储器，所述第2算术编码部，通过对各个所述第2二值数据进行算术编码，从而生成所述第2流，将该第2流存储到所述第2存储器。

据此，能够将第1流以及第2流分别独立地存储到不同的存储器。

优选的是，所述算术编码是，基于H.264／AVC标准的算术编码，所述二值化部进行的所述二值化是，基于上下文自适应二进制算术编码的二值化，所述算术编码部进行的所述算术编码是，基于所述上下文自适应二进制算术编码的二进制算术编码。

优选的是，第1量化数据以及第2量化数据分别是，从不同的两个运动图像得到的数据。

优选的是，第1量化数据以及第2量化数据分别是，从同一运动图像得到的数据。

基于该发明的其他的局面的集成电路，至少进行离散余弦变换、量化以及算术编码，对通过所述量化而得到的多个第1量化数据以及第2量化数据进行处理。集成电路具备：二值化部，通过进行对各个所述第1量化数据以及各个所述第2量化数据分别进行二值化的二值化处理，从而生成与各个所述第1量化数据以及各个所述第2量化数据分别对应的各个第1二值数据以及各个第2二值数据；以及算术编码部，通过进行对各个所述第1二值数据以及各个所述第2二值数据分别进行算术编码的算术编码处理，从而生成与各个所述第1二值数据以及各个所述第2二值数据分别对应的第1流以及第2流。所述集成电路，进行以下的处理的一方或双方，即，所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理的处理，以及，所述算术编码部，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理的处理。

而且，本发明，也可以将构成这样的图像编码装置的多个构成要素的全部或一部分作为系统LSI(Large Scale Integration：大规模集成电路)来实现。

并且，本发明，也可以以将图像编码装置具备的特征性的构成部的工作作为步骤的图像编码方法来实现。并且，本发明，也可以以使计算机执行这样的图像编码方法中包含的各个步骤的程序来实现。并且，本发明，也可以以存储这样的程序的计算机可读取的记录介质来实现。并且，该程序，也可以通过互联网等的传输介质来分发。

发明效果

根据本发明，能够提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

附图说明

图1是示出本发明的实施例1的图像编码装置的结构的方框图。

图2是用于说明两种运动图像的图。

图3是示出实施例1的图像编码部的结构的方框图。

图4是示出实施例1的可变长编码部的结构的方框图。

图5是示出实施例1的变形例1的图像编码装置的结构的方框图。

图6是示出实施例1的变形例1的图像编码部的结构的方框图。

图7是示出实施例1的变形例1的可变长编码部的结构的方框图。

图8是示出实施例1的变形例2的图像编码装置的结构的方框图。

图9是示出实施例1的变形例2的图像编码部的结构的方框图。

图10是示出实施例1的变形例2的可变长编码部的结构的方框图。

图11是示出实施例1的变形例3的图像编码装置的结构的方框图。

图12是示出实施例1的变形例3的图像编码部的结构的方框图。

图13是示出实施例1的变形例3的可变长编码部的结构的方框图。

图14是示出图像编码装置的特征性的功能结构的方框图。

具体实施方式

以下，参照附图，说明本发明的实施例。以下的说明中，对同一部件附上同一符号。它们的名称以及功能也相同。因此，不反复进行它们的详细说明。

<实施例1>

图1是示出实施例1的图像编码装置1000的结构的方框图。

参照图1，图像编码装置1000具备，图像编码部100、控制部210、以及存储器221、222。

存储器221、222分别是，用于存储数据的存储器(例如，DRAM(Dynamic Random Access Memory))。而且，不需要将存储器221、222分别独立设置。也可以将存储器221、222分别构成为一个存储器中包含的存储区域。

控制部210包含，CPU(Central Processing Unit)等的处理器(未图示)、以及存储器控制电路(未图示)。控制部210的处理器，控制图像编码部100的工作。

并且，控制部210的存储器控制电路，对存储器221、222进行数据访问。要存储到存储器221、222的数据，不通过所述处理器，而仅通过存储器控制电路，存储到存储器221、222。并且，要从存储器221、222读出的数据，不通过所述处理器，而仅通过存储器控制电路，从存储器221、222读出。

以下，将对图像编码部100以及后述的图像编码部100A、100B、100C的工作进行控制的控制部210的处理器，总括记作为控制部210。

图像编码部100，根据规定的图像编码方式，对运动图像进行编码。将该图像编码方式，设为基于H.264／AVC标准的编码方式。而且，图像编码方式，不仅限于H.264／AVC标准，只要进行算术编码的编码方式，也可以是基于其他的标准的编码方式。

图像编码部100，接收构成运动图像MV1的多个图片P1、以及构成运动图像MV2的多个图片P2。

而且，图像编码部100也可以，不接收运动图像MV1以及运动图像MV2的两者，而仅接收运动图像MV1以及运动图像MV2之中的一方。

图2是用于说明运动图像MV1以及运动图像MV2的图。将运动图像MV1以及运动图像MV2，分别设为不同的内容(例如，不同的频道的节目等)的运动图像。

以下，将第n(自然数)个图片P1，也记作为图片P1[n]。并且，以下，将第n(自然数)个图片P2，也记作为图片P2[n]。

参照图2，运动图像MV1，由图片P1[n]、P1[n＋1]、P1[n＋2]、……构成。运动图像MV2，由图片P2[n]、P2[n＋1]、P2[n＋2]、……构成。

图像编码部100，交替接收运动图像MV1的图片P1、和运动图像MV2的图片P2。图像编码部100，例如，按每1／120秒，接收图片。具体而言，图像编码部100，例如，按每1／120秒，依次接收图片P1[n]、P2[n]、P1[n＋1]、P2[n＋1]、P1[n＋2]、P2[n＋2]、……。

也就是说，图像编码部100，按每1／60秒，接收图片P1。并且，图像编码部100，按每1／60秒，接收图片P2。

而且，图像编码部100接收的图像的单位，不仅限于图片单位，例如，也可以是片单位、宏块单位、GOP单位。

图像编码部100，通过对构成运动图像MV1的多个图片P1进行编码，从而生成编码流ST1。并且，图像编码部100，通过对构成运动图像MV2的多个图片P2进行编码，从而生成编码流ST2。

以下，也将图片P1、P2分别简单地记作为图片P。并且，以下，也将编码流ST1以及编码流ST2，分别称为第1流以及第2流。

图3是示出实施例1的图像编码部100的结构的方框图。

参照图3，图像编码部100包括，图像处理部109、以及可变长编码部300。

虽然，在后面说明详细内容，但是，由图像处理部109和可变长编码部300的一部分，构成FE(Front End：前端)部101。并且，由可变长编码部300中的FE部101以外的部分，构成BE(Back End：后端)部102。

图像处理部109，根据控制部210的控制进行工作。图像处理部109，进行基于H.264／AVC标准的编码处理。而且，图像处理部109，也可以挪用内部的结构，进行例如基于MPEG2标准、MPEG4标准、H.261标准、H.263标准等的编码处理。

并且，控制部210，对可变长编码部300的工作进行控制。

图像处理部109包括，减法器110、DCT(Discrete Cosine Transform：离散余弦变换)部121、量化部122、逆量化部131、逆DCT部132、加法器140、帧内预测部152、滤波器部161、运动补偿部163、以及开关SW11、SW12。以下，简单地说明各个部。

减法器110，具有利用两种图像生成差分图像的功能。DCT部121，具有进行离散余弦变换(以下，称为DCT)的功能。量化部122，具有进行量化的功能。

可变长编码部300，具有进行上下文自适应二进制算术编码(CABAC(Context－Adaptive Binary Arithmetic Coding))的功能。并且，可变长编码部300，也具有进行上下文自适应可变长编码(CAVLC(Context－Adaptive Variable Length Coding))的功能。

逆量化部131，具有进行逆量化的功能。逆DCT部132，具有进行逆DCT的功能。加法器140，具有对两种图像进行加法运算的功能。帧内预测部152，具有进行帧内预测编码(画面内预测编码)的功能。

滤波器部161，具有进行去块滤波处理的功能。运动补偿部163，具有进行运动补偿的功能。开关SW11，根据来自控制部210的指示，将从外部接收的两种图像的某一方发送到减法器110。开关SW12，根据来自控制部210的指示，将从外部接收的两种图像的某一方发送到加法器140。

而且，对于图3的缓冲器151以及帧缓冲器162，表示在图像处理部109内，以便于说明。然而，缓冲器151以及帧缓冲器162，实际上，不包含在图像处理部109内。缓冲器151以及帧缓冲器162，被设置在存储器221、222各自的内部。而且，也可以是，缓冲器151以及帧缓冲器162的一方或双方，被设置在图像处理部109内。

接着，说明图像处理部109内的各个部的处理。对于包含在图像处理部109中的各个部的处理，由于是基于H.264／AVC标准的处理，因此不进行详细说明。以下，简单地说明。

减法器110，交替接收所述的运动图像MV1的图片P1、以及所述的运动图像MV2的图片P2。减法器110，例如，按每1／120秒，接收图片P。具体而言，减法器110，例如，按每1／120秒，依次接收图片P1[n]、P2[n]、P1[n＋1]、P2[n＋1]、P1[n＋2]、P2[n＋2]、……。

也就是说，减法器110，按每1／60秒，接收图片P1。并且，减法器110，按每1／60秒，接收图片P2。

首先，作为一个例子，说明针对构成运动图像MV1的多个图片P1各自的图像处理部109内的各个部的处理。

减法器110，每当接收图片P1时，生成作为该图片P1、与从后述的开关SW11发送的后述的预测图像的差分的差分图像(以下，称为差分图像D1)，将该差分图像D1发送到DCT部121。该预测图像是，后述的预测图像Y1A或预测图像Y1B。

DCT部121，每当接收差分图像D1时，通过对该差分图像D1以块单位进行DCT，从而得到与各个块对应的DCT系数群。DCT系数群，由多个DCT系数构成。而且，DCT部121，每当得到与差分图像D1对应的DCT系数群时，将该DCT系数群，发送到量化部122。

量化部122，每当接收与差分图像D1对应的DCT系数群时，通过对该DCT系数群进行量化，从而得到量化数据QT1。量化部122，每当得到与差分图像D1对应的量化数据QT1时，将该量化数据QT1，发送到可变长编码部300以及逆量化部131。

逆量化部131，每当接收量化数据QT1时，通过对该量化数据QT1进行逆量化，从而得到与差分图像D1对应的DCT系数群。逆量化部131，每当得到与差分图像D1对应的DCT系数群时，将该DCT系数群，发送到逆DCT部132。

逆DCT部132，每当接收与差分图像D1对应的DCT系数群时，通过对该DCT系数群进行逆DCT，从而得到与差分图像D1对应的差分图像DB1。差分图像DB1是，差分图像D1的一部分的图像。逆DCT部132，每当得到差分图像DB1时，将该差分图像DB1，发送到加法器140。

加法器140，每当接收与差分图像D1对应的所有的差分图像DB1时，通过对该所有的差分图像DB1、和从后述的开关SW12发送的后述的预测图像进行加法运算，从而得到重构图像T1。该预测图像是，后述的预测图像Y1A或预测图像Y1B。

加法器140，每当得到重构图像T1时，将该重构图像T1发送到滤波器部161，并且，将该重构图像T1，存储到存储器221中设置的缓冲器151。

帧内预测部152，利用存储器221中设置的缓冲器151中存储的重构图像T1，进行帧内预测编码(画面内预测编码)，从而得到预测图像(以下，称为预测图像Y1A)。对于帧内预测编码，由于是周知的处理，因此不进行详细说明。

帧内预测部152，每当得到预测图像Y1A时，将该预测图像Y1A，发送到开关SW11以及开关SW12。

并且，滤波器部161，每当接收重构图像T1时，对该重构图像T1进行去块滤波处理。对于去块滤波处理，由于是周知的处理，因此不进行详细说明。而且，滤波器部161，将进行去块滤波处理后的重构图像T1，作为参考图像R1，存储到存储器221中设置的帧缓冲器162。

运动补偿部163，利用帧缓冲器162中存储的多个参考图像R1，进行运动补偿，从而得到预测图像(以下，称为预测图像Y1B)。对于运动补偿的处理，由于是周知的处理，因此不进行详细说明。运动补偿部163，每当得到预测图像Y1B时，将该预测图像Y1B，发送到开关SW11以及开关SW12。

开关SW11，根据来自控制部210的指示，将接收的预测图像Y1A以及预测图像Y1B的某一方，发送到减法器110。

开关SW12，根据来自控制部210的指示，将接收的预测图像Y1A以及预测图像Y1B的某一方，发送到加法器140。

对构成运动图像MV1的多个图片P1分别进行以上的处理。

接着，说明针对构成运动图像MV1的多个图片P2各自的图像处理部109内的各个部的处理说明。而且，对于针对图片P2的图像处理部109内的各个部的处理，由于与针对图片P1的图像处理部109内的各个部的处理同样，因此不反复进行详细说明。以下，简单地说明。

减法器110，每当接收图片P2时，生成作为该图片P2、与从开关SW11发送的后述的预测图像的差分的差分图像(以下，称为差分图像D2)，将该差分图像D2发送到DCT部121。该预测图像是，后述的预测图像Y2A或预测图像Y2B。

DCT部121，每当接收差分图像D2时，通过对该差分图像D2以块单位进行DCT，从而得到与各个块对应的DCT系数群。而且，DCT部121，每当得到与差分图像D2对应的DCT系数群时，将该DCT系数群，发送到量化部122。

量化部122，每当接收与差分图像D2对应的DCT系数群时，通过对该DCT系数群进行量化，从而得到量化数据QT2。量化部122，每当得到与差分图像D2对应的量化数据QT2时，将该量化数据QT2，发送到可变长编码部300以及逆量化部131。

逆量化部131，每当接收量化数据QT2时，通过对该量化数据QT2进行逆量化，从而得到与差分图像D2对应的DCT系数群。逆量化部131，每当得到与差分图像D2对应的DCT系数群时，将该DCT系数群，发送到逆DCT部132。

逆DCT部132，每当接收与差分图像D2对应的DCT系数群时，通过对该DCT系数群进行逆DCT，从而得到与差分图像D2对应的差分图像DB2。差分图像DB2是，差分图像D2的一部分的图像。逆DCT部132，每当得到差分图像DB2时，将该差分图像DB2，发送到加法器140。

加法器140，每当接收与差分图像D2对应的所有的差分图像DB2时，通过对该所有的差分图像DB2、和从后述的开关SW12发送的后述的预测图像进行加法运算，从而得到重构图像T2。该预测图像是，后述的预测图像Y2A或预测图像Y2B。

加法器140，每当得到重构图像T2时，将该重构图像T2发送到滤波器部161，并且，将该重构图像T2，存储到存储器222中设置的缓冲器151。

帧内预测部152，利用存储器222中设置的缓冲器151中存储的重构图像T2，进行帧内预测编码，从而得到预测图像(以下，称为预测图像Y2A)。

帧内预测部152，每当得到预测图像Y2A时，将该预测图像Y2A，发送到开关SW11以及开关SW12。

并且，滤波器部161，每当接收重构图像T2时，对该重构图像T2进行去块滤波处理。而且，滤波器部161，将进行去块滤波处理后的重构图像T2，作为参考图像R2，存储到存储器222中设置的帧缓冲器162。

运动补偿部163，利用帧缓冲器162中存储的多个参考图像R2，进行运动补偿，从而得到预测图像(以下，称为预测图像Y2B)。运动补偿部163，每当得到预测图像Y2B时，将该预测图像Y2B，发送到开关SW11以及开关SW12。

开关SW11，根据来自控制部210的指示，将接收的预测图像Y2A以及预测图像Y2B的某一方，发送到减法器110。

开关SW12，根据来自控制部210的指示，将接收的预测图像Y2A以及预测图像Y2B的某一方，发送到加法器140。

对构成运动图像MV2的多个图片P2分别进行以上的处理。

根据所述处理，图像处理部109的各个部，交替反复进行针对图片P1的处理、和针对图片P2的处理。因此，可变长编码部300，交替接收与1张图片P1对应的各个量化数据QT1、和与1张图片P2对应的各个量化数据QT2。

以下，也将量化数据QT1以及量化数据QT2，分别称为第1量化数据以及第2量化数据。

图4是示出实施例1的可变长编码部300的结构的方框图。而且，在图4中，示出缓冲器BF11、BF12、BF21、BF22，以便于说明。缓冲器BF11、BF21，被设置在存储器221内。缓冲器BF12、BF22，被设置在存储器222内。

而且，缓冲器BF21、BF22，也可以分别被设置在存储器221、222的外部。例如，缓冲器BF21、BF22各自，也可以被设置在图像编码装置1000内的、图像编码部100的外部。

参照图4，可变长编码部300包括，二值化部310、存储器311、321、341、361、371、存储器控制部312、322、342、362、372、算术编码部351、以及开关SW30。

FE部101，由图3的图像处理部109、二值化部310、存储器311、321、以及存储器控制部312、322构成。

BE部102，由算术编码部351、存储器341、361、371、存储器控制部342、362、372、以及开关SW30构成。

二值化部310，具有进行量化数据的二值化的功能。而且，二值化部310，也具有进行CAVLC的功能。

存储器311、321、341、361、371分别是，FIFO(First In First Out：先进先出)存储器。而且，对于存储器311、321、341、361、371各自，不仅限于FIFO存储器，也可以是其他的方式的存储器(例如，DRAM)。

存储器控制部312、322、342、362、372分别是，DMAC(DirectMemory Access Controller：直接存储器访问控制器)。而且，对于存储器控制部312、322、342、362、372各自，不仅限于DMAC，只要是具有对存储器进行数据访问的功能的电路，也可以是其他的电路。

算术编码部351，具有进行CABAC的二进制算术编码的功能。对于CABAC的二进制算术编码，由于是周知的技术，因此不进行详细说明。而且，算术编码部351，也具有基于H.264／AVC标准的上下文计算部的功能。算术编码部351，由硬件(电路)构成。

以下，也将算术编码部351进行的CABAC的二进制算术编码，简单地称为算术编码。

开关SW30，根据来自控制部210的指示，将存储器控制部342，与缓冲器BF11或缓冲器BF12电连接。

接着，说明可变长编码部300内的各个部的处理。

在此，在二值化部310对量化数据QT1进行处理的情况下，控制部210，将用于将由二值化部310处理后的数据存储到存储器311的指示，提供给二值化部310。在二值化部310对量化数据QT2进行处理的情况下，控制部210，将用于将由二值化部310处理后的数据存储到存储器321的指示，提供给二值化部310。

二值化部310，交替接收与1张图片P1对应的各个量化数据QT1、和与1张图片P2对应的各个量化数据QT2。

二值化部310，每当接收量化数据QT1时，通过将量化数据QT1二值化，从而生成二值数据BD1。二值化部310，每当生成二值数据BD1时，将该二值数据BD1存储到存储器311。

并且，二值化部310，每当接收量化数据QT2时，通过将量化数据QT2二值化，从而生成二值数据BD2。二值化部310，每当生成二值数据BD2时，将该二值数据BD2存储到存储器321。

以下，也将二值数据BD1以及二值数据BD2，分别称为第1二值数据以及第2二值数据。

也就是说，二值化部310，对于各个量化数据QT1以及各个量化数据QT2，以时分交替切换二值化的对象数据。也就是说，二值化部310，对于量化数据QT1以及量化数据QT2，以时分切换二值化的对象数据。

换而言之，二值化部310，以时分交替切换来进行，对各个量化数据QT1(第1量化数据)的二值化、和对各个量化数据QT2(第2量化数据)的二值化。也就是说，二值化部310，以时分切换来进行，对量化数据QT1的二值化、和对量化数据QT2的二值化。

并且，也就是说，二值化部310，进行对各个量化数据QT1以及各个量化数据QT2分别进行的二值化的二值化处理。据此，二值化部310，生成与各个量化数据QT1以及各个量化数据QT2分别对应的各个二值数据BD1以及各个二值数据BD2。也就是说，二值化部310，生成与各个第1量化数据以及各个第2量化数据分别对应的各个第1二值数据以及各个第2二值数据。

存储器控制部312，每当存储器311存储最新的二值数据BD1时，读出存储器311中存储的最旧的二值数据BD1，将读出的该二值数据BD1，存储到缓冲器BF11。在此，设想，缓冲器BF11，具有能够存储与1张以上的图片分别对应的各个二值数据BD1的容量。

通过按照与1张图片P1对应的二值数据BD1的数量，反复进行所述的存储器控制部312的处理，从而与1张图片P1对应的多个二值数据BD1被存储到缓冲器BF11。

存储器控制部322，每当存储器321存储最新的二值数据BD2时，读出存储器321中存储的最旧的二值数据BD2，将读出的该二值数据BD2，存储到缓冲器BF12。在此，设想，缓冲器BF12，具有能够存储与1张以上的图片分别对应的各个二值数据BD2的容量。

通过按照与1张图片P2对应的二值数据BD2的数量，反复进行所述的存储器控制部322的处理，从而与1张图片P2对应的多个二值数据BD2被存储到缓冲器BF12。

按照与构成运动图像MV1的图片P1的数量对应的处理量，反复进行二值化部310以及存储器控制部312分别进行的与图片P1对应的所述处理。并且，按照与构成运动图像MV2的图片P2的数量对应的处理量，反复进行二值化部310以及存储器控制部322分别进行的与图片P2对应的所述处理。

存储器控制部342，从通过开关SW30的工作而与该存储器控制部342电连接的缓冲器(缓冲器BF11或缓冲器BF12)，依次读出与最旧的1张图片对应的多个二值数据。

开关SW30，例如，按照与1张图片对应的各个二值数据被存储到缓冲器所需要的每个时间，将与存储器控制部342电连接的缓冲器，在缓冲器BF11与缓冲器BF12之间交替切换。

在此，设想，由开关SW30，存储器控制部342与缓冲器BF11电连接。在此情况下，控制部210，将用于将算术编码部351生成的后述的数据存储到存储器361的指示，提供给算术编码部351。

并且，在此情况下，存储器控制部342，依次读出缓冲器BF11中存储的与最旧的1张图片P1对应的多个二值数据BD1。

存储器控制部342，每当读出二值数据BD1时，将读出的该二值数据BD1存储到存储器341。

算术编码部351，每当存储器341存储最新的二值数据BD1时，读出存储器341中存储的最旧的二值数据BD1。而且，算术编码部351，每当读出二值数据BD1时，通过对该二值数据BD1进行所述的二进制算术编码，从而生成编码数据ED1。生成后的该编码数据ED1是，与1个二值数据BD1对应的所述的编码流ST1。

算术编码部351生成的各个编码数据ED1的位长度是，在二进制算术编码的性质上，不一定的。

算术编码部351，通过按照与1张图片P1对应的二值数据BD1的数量，反复进行所述二进制算术编码，从而生成与1张图片P1对应的编码流ST1。

也就是说，算术编码部351，通过对与图片P1对应的各个二值数据BD1进行算术编码，从而生成与各个二值数据BD1对应的编码流ST1。也就是说，算术编码部351，通过对与图片P1对应的各个第1二值数据进行算术编码，从而生成与各个第1二值数据对应的第1流。

算术编码部351，每当生成编码数据ED1(编码流ST1)时，将该编码数据ED1存储到存储器361。

存储器控制部362，每当因多个编码数据ED1被存储到存储器361，而存储器361中存储的多个编码数据ED1的数据量成为规定的阈值以上时，以访问位为单位，依次读出编码数据ED1。

在此，将阈值，设为7680位(960字节)，以作为一个例子。并且，将访问位，设为以一次的读出能够从存储器(例如，存储器361)读出的数据量。并且，将访问位设为32位(4字节)，以作为一个例子。

在此情况下，存储器控制部362，以32位为单位，依次读出编码数据ED1，将依次读出的该各个编码数据ED1，存储到缓冲器BF21。

通过按照与1张图片P1对应的多个编码数据ED1的数据量，反复进行所述的存储器控制部362的处理，从而与1张图片P1对应的多个编码数据ED1被存储到缓冲器BF21。

据此，由多个编码数据ED1(编码流ST1)构成的编码流ST1被存储到缓冲器BF21。

通过按照与构成运动图像MV1的图片P1的数量对应的处理量，反复进行存储器控制部342、算术编码部351以及存储器控制部362分别进行的与图片P1对应的所述处理，从而与运动图像MV1对应的编码流ST1被存储到缓冲器BF21。

接着，设想，由开关SW30，存储器控制部342与缓冲器BF12电连接。在此情况下，控制部210，将用于将算术编码部351生成的后述的数据存储到存储器371的指示，提供给算术编码部351。

并且，在此情况下，存储器控制部342，依次读出缓冲器BF12中存储的与最旧的1张图片P2对应的多个二值数据BD2。

存储器控制部342，每当读出二值数据BD2时，将读出的该二值数据BD2存储到存储器341。

算术编码部351，每当存储器341存储最新的二值数据BD2时，读出存储器341中存储的最旧的二值数据BD2。而且，算术编码部351，每当读出二值数据BD2时，通过对该二值数据BD2进行二进制算术编码，从而生成编码数据ED2。生成后的该编码数据ED2是，与1个二值数据BD2对应的所述的编码流ST2。

算术编码部351生成的各个编码数据ED2的位长度是，在二进制算术编码的性质上，不一定的。

算术编码部351，通过按照与1张图片P2对应的二值数据BD2的数量，反复进行所述二进制算术编码，从而生成与1张图片P2对应的编码流ST2。

也就是说，算术编码部351，通过对与图片P2对应的各个二值数据BD2进行算术编码，从而生成与各个二值数据BD2对应的编码流ST2。也就是说，算术编码部351，通过对与图片P2对应的各个第2二值数据进行算术编码，从而生成与各个第2二值数据对应的第2流。

算术编码部351，每当生成编码数据ED2(编码流ST2)时，将该编码数据ED2存储到存储器371。

存储器控制部372，进行与所述的存储器控制部362同样的处理。

也就是说，存储器控制部372，每当因多个编码数据ED2被存储到存储器371，而存储器371中存储的多个编码数据ED2的数据量成为规定的阈值以上时，以访问位为单位，依次读出编码数据ED2。

而且，存储器控制部372，以访问位为单位，将依次读出的该各个编码数据ED2，存储到缓冲器BF22。

通过按照与1张图片P2对应的多个编码数据ED2的数据量，反复进行所述的存储器控制部372的处理，从而与1张图片P2对应的多个编码数据ED2被存储到缓冲器BF22。

据此，由多个编码数据ED2(编码流ST2)构成的编码流ST2被存储到缓冲器BF22。

通过按照与构成运动图像MV2的图片P2的数量对应的处理量，反复进行存储器控制部342、算术编码部351以及存储器控制部372分别进行的与图片P2对应的所述处理，从而与运动图像MV2对应的编码流ST2被存储到缓冲器BF22。

也就是说，算术编码部351，通过进行对各个二值数据BD1以及各个二值数据BD2分别进行算术编码的算术编码处理，从而生成与各个二值数据BD1以及各个二值数据BD2分别对应的编码流ST1以及编码流ST2。也就是说，算术编码部351，通过进行对各个第1二值数据以及各个第2二值数据分别进行算术编码的算术编码处理，从而生成与各个第1二值数据以及各个第2二值数据分别对应的第1流以及第2流。

根据可变长编码部300内的各个部的所述处理，算术编码部351，对于各个二值数据BD1以及各个二值数据BD2，以时分交替切换二进制算术编码的对象数据。也就是说，算术编码部351，对于二值数据BD1以及二值数据BD2，以时分切换二进制算术编码的对象数据。

换而言之，算术编码部351，以时分交替切换来进行针对各个二值数据BD1的二进制算术编码、和针对各个二值数据BD2的二进制算术编码。也就是说，算术编码部351，以时分切换来进行针对二值数据BD1的二进制算术编码、和针对二值数据BD2的二进制算术编码。也就是说，算术编码部351，通过以时分切换来进行针对第1二值数据的算术编码、和针对第2二值数据的算术编码，从而进行算术编码处理。

如上说明，根据本实施例，设置将编码数据ED1、ED2(编码流ST1、ST2)分别存储的存储器361、371。也就是说，将编码流ST1以及编码流ST2分别独立地存储到不同的存储器。

据此，即使在算术编码部351生成的各个编码数据(编码数据ED1、编码数据ED2)的位长度不一定的情况下，也能够大致同时生成正常的两种编码流。

也就是说，例如，能够防止与图片P2对应的编码数据ED2混入到编码流ST1。并且，能够防止与图片P1对应的编码数据ED1混入到编码流ST2。

并且，通过设置将编码数据ED1、ED2分别存储的存储器361、371，也得到以下效果。

在此，假设，仅设置用于存储编码数据ED1、ED2的一个存储器(以下，称为存储器A)。在此情况下，算术编码部351需要，使存储器A以时分交替存储与1张图片P1对应的各个编码数据ED1、和与1张图片P2对应的各个编码数据ED2。而且，编码数据ED1、ED2各自的位长度不一定。

因此，在要存储到存储器A的编码数据切换的定时(以下，称为切换定时)，不足访问位的不完整的位长度的编码数据被存储到存储器A的情况变多。

切换定时是，例如，要存储到存储器A的编码数据，从编码数据ED1切换为编码数据ED2的定时。而且，在例如按每1／60秒对运动图像中的1张图片进行处理、且对两种运动图像进行处理的情况下，例如，按每1／120秒发生切换定时。而且，在对两种运动图像进行处理的情况下，各个运动图像的图片的处理率并不一定相同。据此，也存在切换定时按每个运动图像不同的情况。

以下，将不足访问位的位长度，称为非访问位长度。

在切换定时，在存储器A中存储非访问位长度的编码数据的情况下，需要每次进行读出所有的非访问位长度的编码数据的处理(以下，称为推出处理)。

在推出处理中，读出非访问位长度的编码数据，对该非访问位长度的编码数据附加补充数据，从而生成访问位的编码数据。在此，补充数据是，(访问位－非访问位长度)数量的位的数据。补充数据的各个位表示0。

以下，将由推出处理生成的访问位的编码数据，称为非连续编码数据。

在此，设想，在切换定时，存储器A中存储4位的编码数据。并且，将访问位，设为32位。在此情况下，在推出处理中，生成对4位的编码数据附加了28位的补充数据的32位的非连续编码数据。

在生成了非连续编码数据的情况下，为了生成同一种类的编码数据(例如，编码数据ED1)连续的编码流，需要用于删除补充数据的处理(以下，称为补充数据删除处理)。

而且，如上所述，被生成的编码数据ED1、ED2各自的位长度不一定。因此，在此情况下，在几乎每当切换定时，进行推出处理以及补充数据删除处理。

也就是说，为了使用存储器A，来生成正常的编码流ST1、ST2，需要进行推出处理以及补充数据删除处理非常多次，软件以及硬件的控制变得非常复杂。据此，对使用存储器A来生成正常的编码流ST1、ST2的两者的处理进行控制是非常困难的。

若以软件进行所需要的次数的推出处理以及补充数据删除处理，则生成正常的编码流ST1、ST2为止的时间变得非常长。

另一方面，在本实施例中，设置用于将编码数据ED1、ED2分别存储的存储器361、371，并且，设置对控制存储器361、371分别进行控制的存储器控制部362、372。

由存储器361、存储器控制部362，形成编码流ST1的传输路径。并且，由存储器371、存储器控制部372，形成编码流ST2的传输路径。也就是说，由存储器361、371、存储器控制部362、372，形成与编码流ST1、ST2分别对应的两个传输路径。据此，保证编码流ST1、ST2各自的传输的独立性。

因此，不需要进行所述的推出处理以及补充数据删除处理非常多次。因此，能够使可变长编码部300的控制变得容易，并且，能够大致同时高速地生成正常的编码流ST1、ST2。

并且，算术编码部351，对于二值数据BD1以及二值数据BD2，以时分切换二进制算术编码的对象数据。也就是说，算术编码部351，以时分切换来进行针对二值数据BD1的二进制算术编码、和针对二值数据BD2的二进制算术编码。

据此，通过一个算术编码部351，能够对二值数据BD1以及二值数据BD2进行二进制算术编码。也就是说，不需要为了处理二值数据BD1以及二值数据BD2，而设置两个算术编码部351。

因此，能够抑制可变长编码部300的电路规模的大小。也就是说，能够抑制包含可变长编码部300被包含的图像编码部100的图像编码装置1000的电路规模的大小。并且，据此，也能够抑制图像编码装置1000的消耗功率。

据此，能够提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

而且，量化数据QT1、QT2分别是，从不同运动图像(运动图像MV1、MV2)生成的数据，但是，不仅限于此。量化数据QT1、QT2分别可以是，从同一运动图像得到的数据。

在此，例如，将量化数据QT1，设为由图像处理部109的各个部对运动图像MV1进行基于高端类(high profile)的处理，从而得到的数据。并且，将量化数据QT2，设为由图像处理部109的各个部对运动图像MV1进行基于基线类(baseline profile)的处理，从而得到的数据。也就是说，在此情况下，量化数据QT2是，不需要算术编码的数据。

在此情况下，二值化部310，通过对量化数据QT2进行CAVLC，从而生成编码流ST2。生成后的编码流ST2，被存储到存储器321，通过存储器控制部322的处理，被存储到缓冲器BF12。据此，缓冲器BF12存储编码流ST2。

而且，二值化部310，针对量化数据QT1，进行与所述的处理同样的处理。

在此情况下，被生成的编码流ST1、ST2为，从同一运动图像生成的数据。也就是说，根据本实施例的结构，也能够几乎同时从同一运动图像高速地生成编码流ST1、ST2。

并且，在此情况下，量化数据QT2是，不需要算术编码的数据。因此，根据本实施例的结构，能够以时分同时对不需要算术编码的数据以及需要算术编码的数据的两者进行处理。

<实施例1的变形例1>

在本实施例的变形例1中，说明可变长编码部的结构与实施例1不同的图像编码装置。

图5是示出实施例1的变形例1的图像编码装置1000A的结构的方框图。

参照图5，图像编码装置1000A，与图1的图像编码装置1000相比，区别在于，代替图像编码部100而具备图像编码部100A。对于其他的结构，由于与图像编码装置1000同样，因此不反复进行详细说明。

而且，控制部210，对图像编码部100A的工作进行控制。

图6是示出实施例1的变形例1的图像编码部100A的结构的方框图。

参照图6，图像编码部100A，与图3的图像编码部100相比，区别在于，代替可变长编码部300而具备可变长编码部300A。对于其他的结构以及各个部的功能，由于与图像编码部100同样，因此不反复进行详细说明。

由图像处理部109和可变长编码部300A的一部分，构成FE部101A。并且，由可变长编码部300A中的FE部101A以外的部分，构成BE部102。

控制部210，对可变长编码部300A的工作进行控制。

图7是示出实施例1的变形例1的可变长编码部300A的结构的方框图。而且，图7示出所述的缓冲器BF11、BF12、BF21、BF22，以便于说明。

参照图7，可变长编码部300A，与图4的可变长编码部300相比，区别在于，还具备开关SW31，不具备存储器321以及存储器控制部322。对于其他的结构以及各个部的功能，由于与可变长编码部300同样，因此不反复进行详细说明。

FE部101A，由图6的图像处理部109、二值化部310、存储器311、存储器控制部312、以及开关SW31构成。

BE部102，由算术编码部351、存储器341、361、371、存储器控制部342、362、372、以及开关SW30构成。也就是说，图7的BE部102的结构，与图4的BE部102的结构相同。

开关SW31，根据来自控制部210的指示，将存储器控制部312，与缓冲器BF11或缓冲器BF12电连接。

接着，说明可变长编码部300A内的各个部的处理。

对于可变长编码部300A内的各个部的处理，由于与实施例1中说明的可变长编码部300内的各个部的处理同样，因此不反复进行详细说明。以下，主要说明与实施例1不同之处。

二值化部310，交替接收与1张图片P1对应的各个量化数据QT1、和与1张图片P2对应的各个量化数据QT2。

二值化部310，每当接收量化数据QT1时，通过将量化数据QT1二值化从而生成二值数据BD1。二值化部310，每当生成二值数据BD1时，将该二值数据BD1存储到存储器311。

并且，二值化部310，每当接收量化数据QT2时，通过将量化数据QT2二值化从而生成二值数据BD2。二值化部310，每当生成二值数据BD2时，将该二值数据BD2存储到存储器311。

也就是说，二值化部310，对于各个量化数据QT1以及各个量化数据QT2，以时分交替切换二值化的对象数据。也就是说，二值化部310，对于量化数据QT1以及量化数据QT2，以时分切换二值化的对象数据。

换而言之，二值化部310，以时分交替切换来进行，对各个量化数据QT1的二值化、和对各个量化数据QT2的二值化。也就是说，二值化部310，以时分切换来进行，对量化数据QT1的二值化、和对量化数据QT2的二值化。

存储器控制部312，按照通过开关SW31的工作而与该存储器控制部312电连接的缓冲器(缓冲器BF11或缓冲器BF12)，变更从存储器311读出的数据的存储目的地。存储目的地的变更是，按照来自控制部210的指示进行的。

开关SW31，例如，按照与1张图片对应的各个二值数据的处理所需要的时间，将与存储器控制部312电连接的缓冲器，在缓冲器BF11与缓冲器BF12之间交替切换。

在此，设想，由开关SW31，存储器控制部312与缓冲器BF11电连接。在此情况下，在存储器311中，根据二值化部310的所述的处理，存储有二值数据BD1。并且，在此情况下，控制部210，将用于将存储器311中存储的二值数据BD1存储到缓冲器BF11的指示，提供给存储器控制部312。

在此情况下，存储器控制部312，每当存储器311存储最新的二值数据BD1时，读出存储器311中存储的最旧的二值数据BD1，将读出的该二值数据BD1，存储到缓冲器BF11。

通过按照与1张图片P1对应的二值数据BD1的数量，反复进行所述的存储器控制部312的处理，从而与1张图片P1对应的多个二值数据BD1被存储到缓冲器BF11。

在此，设想，由开关SW31，存储器控制部312与缓冲器BF12电连接。在此情况下，设想，在存储器311中，根据二值化部310的所述的处理，存储有二值数据BD2。并且，在此情况下，控制部210，将用于将存储器311中存储的二值数据BD2存储到缓冲器BF12的指示，提供给存储器控制部312。

在此情况下，存储器控制部312，每当存储器311存储最新的二值数据BD2时，读出存储器311中存储的最旧的二值数据BD2，将读出的该二值数据BD2，存储到缓冲器BF12。

通过按照与1张图片P2对应的二值数据BD2的数量，反复进行所述的存储器控制部312的处理，从而与1张图片P2对应的多个二值数据BD2被存储到缓冲器BF12。

按照与构成运动图像MV1的图片P1的数量对应的处理量，反复进行二值化部310以及存储器控制部312分别进行的与图片P1对应的所述处理。并且，按照与构成运动图像MV2的图片P2的数量对应的处理量，反复进行二值化部310以及存储器控制部312分别进行的与图片P2对应的所述处理。

而且，对于存储器控制部342、算术编码部351、存储器控制部362以及存储器控制部372分别进行的处理，由于与实施例1中说明的处理同样，因此不反复进行详细说明。也就是说，BE部102内的各个部进行的处理，与实施例1中说明的处理同样。

如上说明，根据本实施例的变形例1，得到与实施例1同样的效果。也就是说，能够使可变长编码部300A的控制变得容易，并且能够大致同时生成正常的两种编码流。

而且，可变长编码部300A，与可变长编码部300相比，还具备开关SW31，但是，不具备存储器321以及存储器控制部322。开关SW31的电路，远比存储器321或存储器控制部322的电路小。

因此，根据本实施例的变形例1，与可变长编码部300相比，更能够抑制构成可变长编码部300A的电路规模的大小。也就是说，能够抑制包含可变长编码部300A被包含的图像编码部100A的图像编码装置1000A的电路规模的大小。

并且，根据本实施例的变形例1的可变长编码部300A的结构，设置将算术编码部351生成的位长度不一定的两种编码数据ED1、ED2分别存储的两个存储器。也就是说，仅在利用一个存储器时进行所述的推出处理以及补充数据删除处理多次的部分，设置两个存储器、以及对该两个存储器分别进行控制的两个存储器控制部。

据此，能够抑制包含可变长编码部300A被包含的图像编码部100A的图像编码装置1000A的电路规模的大小，并且，能够大致同时生成正常的两种编码流。

据此，能够提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

<实施例1的变形例2>

在本实施例的变形例2中，说明可变长编码部的结构与所述的实施例不同的图像编码装置。

图8是示出实施例1的变形例2的图像编码装置1000B的结构的方框图。

参照图8，图像编码装置1000B，与图1的图像编码装置1000相比，区别在于，代替图像编码部100而具备图像编码部100B。对于其他的结构，由于与图像编码装置1000同样，因此不反复进行详细说明。

而且，控制部210，对图像编码部100B的工作进行控制。

图9是示出实施例1的变形例2的图像编码部100B的结构的方框图。

参照图9，图像编码部100B，与图3的图像编码部100相比，区别在于，代替可变长编码部300而具备可变长编码部300B。对于其他的结构以及各个部的功能，由于与图像编码部100同样，因此不反复进行详细说明。

由图像处理部109和可变长编码部300B的一部分，构成FE部101A。并且，由可变长编码部300B中的FE部101A以外的部分，构成BE部102B。

控制部210，对可变长编码部300B的工作进行控制。

图10是示出实施例1的变形例2的可变长编码部300B的结构的方框图。而且，图10示出所述的缓冲器BF11、BF12、BF21、BF22，以便于说明。

参照图10，可变长编码部300B，与图7的可变长编码部300A相比，区别在于，还具备算术编码部352、存储器341B以及存储器控制部342B，不具备开关SW30。对于其他的结构以及各个部的功能，由于与可变长编码部300A同样因此不反复进行详细说明。

FE部101A，由图9的图像处理部109、二值化部310、存储器311、存储器控制部312、以及开关SW31构成。也就是说，FE部101A的结构，与图7的FE部101A的结构同样。

BE部102B，由算术编码部351、352、存储器341、341B、361、371、以及存储器控制部342、342B、362、372构成。

算术编码部352，具有与算术编码部351相同的功能。而且，由算术编码部351和算术编码部352构成算术编码部351A。也就是说，算术编码部351A包括，作为第1算术编码部的算术编码部351、和作为第2算术编码部的算术编码部352。

存储器控制部342，与缓冲器BF11电连接。存储器控制部342B，与缓冲器BF12电连接。

接着，说明可变长编码部300B内的各个部的处理。

对于可变长编码部300B内的各个部的处理，由于与实施例1的变形例1中说明的可变长编码部300A内的各个部的处理同样，因此不反复进行详细说明。以下，主要说明与实施例1的变形例1不同之处。

对于可变长编码部300B内的二值化部310、存储器控制部312以及开关SW31各自的处理，由于与实施例1的变形例1中说明的处理同样，因此不反复进行详细说明。据此，与图片P1对应的多个二值数据BD1被存储到缓冲器BF11。并且，与图片P2对应的多个二值数据BD1被存储到缓冲器BF12。

存储器控制部342，与实施例1同样，依次读出缓冲器BF11中存储的与最旧的1张图片P1对应的多个二值数据BD1。

存储器控制部342，与实施例1同样，每当读出二值数据BD1时，将读出的该二值数据BD1存储到存储器341。

算术编码部351，与实施例1同样，每当存储器341存储最新的二值数据BD1时，读出存储器341中存储的最旧的二值数据BD1。而且，算术编码部351，每当读出二值数据BD1时，通过对该二值数据BD1进行所述的二进制算术编码，从而生成编码数据ED1。

算术编码部351，通过按照与1张图片P1对应的二值数据BD1的数量，反复进行所述二进制算术编码，从而生成与1张图片P1对应的编码流ST1。

算术编码部351，与实施例1同样，每当生成编码数据ED1时，将该编码数据ED1存储到存储器361。

存储器控制部362，与实施例1同样，每当因多个编码数据ED1被存储到存储器361，而存储器361中存储的多个编码数据ED1的数据量成为规定的阈值以上时，以访问位为单位，依次读出编码数据ED1。

而且，存储器控制部362，以访问位为单位，将依次读出的该各个编码数据ED1，存储到缓冲器BF21。

通过按照与1张图片P1对应的多个编码数据ED1的数据量，反复进行所述的存储器控制部362的处理，从而与1张图片P1对应的多个编码数据ED1被存储到缓冲器BF21。据此，由多个编码数据ED1(编码流ST1)构成的编码流ST1被存储到缓冲器BF21。

通过按照与构成运动图像MV1的图片P1的数量对应的处理量，反复进行存储器控制部342、算术编码部351以及存储器控制部362分别进行的与图片P1对应的所述处理，从而与运动图像MV1对应的编码流ST1被存储到缓冲器BF21。

存储器控制部342B，与实施例1的存储器控制部342同样，依次读出缓冲器BF12中存储的与最旧的1张图片P2对应的多个二值数据BD2。

存储器控制部342B，与实施例1的存储器控制部342同样，每当读出二值数据BD2时，将读出的该二值数据BD2存储到存储器341B。

算术编码部352，与实施例1的算术编码部351同样，每当存储器341B存储最新的二值数据BD2时，读出存储器341B中存储的最旧的二值数据BD2。而且，算术编码部352，每当读出二值数据BD2时，通过对该二值数据BD2进行所述的二进制算术编码，从而生成编码数据ED2。

算术编码部352，通过按照与1张图片P2对应的二值数据BD2的数量，反复进行所述二进制算术编码，从而生成与1张图片P2对应的编码流ST2。

算术编码部352，与实施例1的算术编码部351同样，每当生成编码数据ED2时，将该编码数据ED2存储到存储器371。

存储器控制部372，与实施例1同样，每当因多个编码数据ED2被存储到存储器371，而存储器371中存储的多个编码数据ED2的数据量成为规定的阈值以上时，以访问位为单位，依次读出编码数据ED2。

而且，存储器控制部372，以访问位为单位，将依次读出的该各个编码数据ED2，存储到缓冲器BF22。

通过按照与1张图片P2对应的多个编码数据ED2的数据量，反复进行所述的存储器控制部372的处理，从而与1张图片P2对应的多个编码数据ED2被存储到缓冲器BF22。据此，由多个编码数据ED2(编码流ST2)构成的编码流ST2被存储到缓冲器BF22。

通过按照与构成运动图像MV2的图片P2的数量对应的处理量，反复进行存储器控制部342B、算术编码部352以及存储器控制部372分别进行的与图片P2对应的所述处理，从而与运动图像MV2对应的编码流ST2被存储到缓冲器BF22。

如上所说，根据本实施例的变形例2，得到与实施例1的变形例1同样的效果。也就是说，能够使可变长编码部300B的控制变得容易，并且能够大致同时生成正常的两种编码流。

而且，可变长编码部300B，与图7的可变长编码部300A相比，还包括算术编码部352、存储器341B以及存储器控制部342B。据此，可变长编码部300B的电路规模，比可变长编码部300A的电路规模若干大。

然而，在可变长编码部300B中，由于不具有开关SW30，因此，如第1实施例1的变形例1，不需要针对开关SW30的控制部210的处理，能够减少控制部210的负担。

也就是说，在本实施例的变形例2中，也能够提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

<实施例1的变形例3>

在本实施例的变形例3中，说明可变长编码部的结构与所述的实施例不同的图像编码装置。

图11是示出实施例1的变形例3的图像编码装置1000C的结构的方框图。

参照图11，图像编码装置1000C，与图1的图像编码装置1000相比，区别在于，代替图像编码部100而具备图像编码部100C。对于其他的结构，由于与图像编码装置1000同样，因此不反复进行详细说明。

而且，控制部210，对图像编码部100C的工作进行控制。

图12是示出实施例1的变形例3的图像编码部100C的结构的方框图。

参照图12，图像编码部100C，与图3的图像编码部100相比，区别在于，代替可变长编码部300而具备可变长编码部300C。对于其他的结构以及各个部的功能，由于与图像编码部100同样，因此不反复进行详细说明。

由图像处理部109和可变长编码部300C的一部分，构成FE部101A。并且，由可变长编码部300C中的FE部101A以外的部分，构成BE部102C。

控制部210，对可变长编码部300C的工作进行控制。

图13是示出实施例1的变形例3的可变长编码部300C的结构的方框图。而且，图13示出所述的缓冲器BF11、BF12、BF21、BF22，以便于说明。

参照图13，可变长编码部300C，与图7的可变长编码部300A相比，区别在于，还具备开关SW32，不具备存储器371以及存储器控制部372。对于其他的结构以及各个部的功能，由于与可变长编码部300A同样，因此不反复进行详细说明。

FE部101A，由图12的图像处理部109、二值化部310、存储器311、存储器控制部312、以及开关SW31构成。也就是说，图13的FE部101A的结构，与图7的FE部101A的结构相同。

BE部102C，由算术编码部351、存储器341、361、存储器控制部342、362、开关SW30、SW32构成。

开关SW32，根据来自控制部210的指示，将存储器控制部362，与缓冲器BF21或缓冲器BF22电连接。

接着，说明可变长编码部300C内的各个部的处理。

对于可变长编码部300C内的各个部的处理，由于与实施例1的变形例1中说明的可变长编码部300A内的各个部的处理同样，因此不反复进行详细说明。以下，主要说明与实施例1的变形例1不同之处。

对于可变长编码部300C内的二值化部310、存储器控制部312以及开关SW31的各个处理，由于与实施例1的变形例1中说明的处理同样，因此不反复进行详细说明。据此，与图片P1对应的多个二值数据BD1被存储到缓冲器BF11。并且，与图片P2对应的多个二值数据BD1被存储到缓冲器BF12。

对于可变长编码部300C内的开关SW30以及存储器控制部342的各个处理，由于与实施例1中说明的处理同样，因此不反复进行详细说明。

据此，在由开关SW30，存储器控制部342与缓冲器BF11电连接的情况下，二值数据BD1被存储到存储器341。

并且，在由开关SW30，存储器控制部342与缓冲器BF12电连接的情况下，二值数据BD2被存储到存储器341。

开关SW32，在算术编码部351对二值数据BD1进行处理时，根据来自控制部210的指示，将存储器控制部362与缓冲器BF21电连接。

并且，开关SW32，在算术编码部351对二值数据BD2进行处理时，根据来自控制部210的指示，将存储器控制部362与缓冲器BF22电连接。

在此，设想，由开关SW30，存储器控制部342与缓冲器BF11电连接。

在此情况下，算术编码部351，每当存储器341存储最新的二值数据BD1时，读出存储器341中存储的最旧的二值数据BD1。而且，算术编码部351，每当读出二值数据BD1时，通过对该二值数据BD1进行所述的二进制算术编码，从而生成编码数据ED1。

如上所述，算术编码部351生成的各个编码数据ED1的位长度是，在二进制算术编码的性质上，不一定的。

算术编码部351，通过按照与1张图片P1对应的二值数据BD1的数量，反复进行所述二进制算术编码，从而生成与1张图片P1对应的编码流ST1。

算术编码部351，每当生成编码数据ED1(编码流ST1)时，将该编码数据ED1存储到存储器361。

而且，在算术编码部351对二值数据BD1进行处理时，由开关SW32，存储器控制部362与缓冲器BF21电连接。

存储器控制部362，与实施例1同样，每当因多个编码数据ED1被存储到存储器361，而存储器361中存储的多个编码数据ED1的数据量成为规定的阈值以上时，以访问位为单位，依次读出编码数据ED1。

而且，存储器控制部362，以访问位为单位，将依次读出的该各个编码数据ED1，存储到缓冲器BF21。

通过按照与1张图片P1对应的多个编码数据ED1的数据量，反复进行所述的存储器控制部362的处理，从而与1张图片P1对应的多个编码数据ED1被存储到缓冲器BF21。

据此，由多个编码数据ED1(编码流ST1)构成的编码流ST1被存储到缓冲器BF21。

通过按照与构成运动图像MV1的图片P1的数量对应的处理量，反复进行存储器控制部342、算术编码部351以及存储器控制部362分别进行的与图片P1对应的所述处理，从而与运动图像MV1对应的编码流ST1被存储到缓冲器BF21。

在此，设想，由开关SW30，存储器控制部342与缓冲器BF12电连接。

在此情况下，算术编码部351，每当存储器341存储最新的二值数据BD2时，读出存储器341中存储的最旧的二值数据BD2。而且，算术编码部351，每当读出二值数据BD2时，通过对该二值数据BD2进行所述的二进制算术编码，从而生成编码数据ED2。

如上所述，算术编码部351生成的各个编码数据ED2的位长度是，在二进制算术编码的性质上，不一定的。

算术编码部351，通过按照与1张图片P2对应的二值数据BD2的数量，反复进行所述二进制算术编码，从而生成与1张图片P2对应的编码流ST2。

算术编码部351，每当生成编码数据ED2(编码流ST2)时，将该编码数据ED2存储到存储器361。

而且，在算术编码部351对二值数据BD2进行处理时，由开关SW32，存储器控制部362与缓冲器BF22电连接。

存储器控制部362，与实施例1同样，每当因多个编码数据ED2被存储到存储器361，而存储器361中存储的多个编码数据ED2的数据量成为规定的阈值以上时，以访问位为单位，依次读出编码数据ED2。

而且，存储器控制部362，以访问位为单位，将依次读出的该各个编码数据ED2，存储到缓冲器BF22。

通过按照与1张图片P1对应的多个编码数据ED2的数据量，反复进行所述的存储器控制部362的处理，从而与1张图片P2对应的多个编码数据ED2被存储到缓冲器BF22。

据此，由多个编码数据ED2(编码流ST2)构成的编码流ST2被存储到缓冲器BF22。

通过按照与构成运动图像MV2的图片P2的数量对应的处理量，反复进行存储器控制部342、算术编码部351以及存储器控制部362分别进行的与图片P2对应的所述处理，从而与运动图像MV2对应的编码流ST2被存储到缓冲器BF22。

如上所述，根据本实施例的变形例3，在被存储到存储器361的编码数据切换的所述切换定时，不足访问位的非访问位长度的编码数据被存储到存储器361的情况增多。在此情况下，为了正常生成编码流ST1、ST2，而需要进行所述的推出处理以及补充数据删除处理非常多次。

然而，通过具备仅一个用于存储算术编码部351生成的数据的存储器以及对该存储器进行的存储器控制部，从而能够使可变长编码部300C的电路规模，变得比所述的可变长编码部300、300A、300B均小。

也就是说，能够抑制包含可变长编码部300C被包含的图像编码部100C的图像编码装置1000C的电路规模的大小。

以上，能够提供抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

(功能方框图)

图14是示出图像编码装置2000的特征性的功能结构的方框图。图像编码装置2000，相当于图像编码装置1000、1000A、1000B、1000C的某个。

也就是说，图14是示出图像编码装置1000、1000A、1000B、1000C的某个具有的功能中的、与本发明有关的主要功能的方框图。

图像编码装置2000，至少进行离散余弦变换、量化以及算术编码，对通过所述量化而得到的多个第1量化数据以及第2量化数据进行处理。

图像编码装置2000，在功能上，具备二值化部2310以及算术编码部2351。

二值化部2310，通过进行对各个所述第1量化数据以及各个所述第2量化数据分别进行二值化的二值化处理，从而生成与各个所述第1量化数据以及各个所述第2量化数据分别对应的各个第1二值数据以及各个第2二值数据。

二值化部2310，相当于图4、图7、图10或图13的二值化部310。

算术编码部2351，通过进行对各个所述第1二值数据以及各个所述第2二值数据分别进行算术编码的算术编码处理，从而生成与各个所述第1二值数据以及各个所述第2二值数据分别对应的第1流以及第2流。

算术编码部2351，相当于图4的算术编码部351、图7的算术编码部351、图10的算术编码部351A、或图13的算术编码部351。

图像编码装置2000，进行以下的处理A以及处理B的一方或双方。

处理A是指，所述二值化部2310，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理的处理。

处理B是指，所述算术编码部2351，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理的处理。

而且，图14中包含的二值化部2310以及算术编码部2351的全部或一部分，也可以由LSI(Large Scale Integration：大规模集成电路)等的硬件构成。并且，二值化部2310以及算术编码部2351的全部或一部分，也可以是由CPU等的处理器执行的程序的模块。

(其他的变形例)

以上，根据实施例说明了本发明的图像编码装置1000、1000A、1000B、1000C，但是，本发明不仅限于这样的实施例。只要不脱离本发明的宗旨，对各本实施例施行本领域的技术人员想到的各种变形的形态、或组合不同的实施例中的构成要素而构成的形态，也包含在本发明的范围内。

在实施例1、实施例1的变形例1至3中，说明了生成两个流的情况，但是，本发明不仅限于此，当然可以适用于生成三个以上的流的情况。在此情况下，将用于生成两个流各自的路径(结构)，设置三个以上即可。

并且，构成所述的图像编码装置1000、1000A、1000B、1000C各自的多个构成要素的全部或一部分，也可以由硬件构成。并且，构成所述的图像编码装置1000、1000A、1000B、1000C各自的多个构成要素的全部或一部分，也可以是由CPU(Central Processing Unit)等执行的程序的模块。

并且，构成所述的图像编码装置1000、1000A、1000B、1000C各自的多个构成要素的全部或一部分，也可以由一个系统LSI(Large ScaleIntegration：大规模集成电路)构成。

并且，图像编码部100、100A、100B、100C各自，也可以由一个系统LSI构成。并且，可变长编码部300、300A、300B、300C各自，也可以由一个系统LSI构成。

系统LSI是，在一个芯片上集成多个构成要素而制造的超多功能LSI，具体而言，是包含微处理器、ROM(Read Only Memory)以及RAM(Random Access Memory)等而构成的计算机系统。

并且，本发明，也可以以将图像编码装置1000、1000A、1000B、1000C各自具备的特征性的构成部的工作作为步骤的图像编码方法来实现。并且，本发明，也可以以使计算机执行这样的图像编码方法中包含的各个步骤的程序来实现。并且，本发明，也可以以存储这样的程序的计算机可读取的记录介质来实现。并且，该程序，也可以通过互联网等的传输介质来分发。

这次公开的实施例的所有的内容仅为例示，不能理解为限制性方案。本发明的范围是由权利要求书进行公开的，而非所述的说明，并且，试图包含与权利要求书同等意义以及范围内的所有的变更。

工业实用性

本发明，可以利用为抑制电路规模的大小、且能够生成多种流的、进行算术编码的图像编码装置。

符号说明

SW30、SW31、SW32开关

100、100A、100B、100C图像编码部

101、101A FE部

109图像处理部

210控制部

221、222、311、321、341、341B、361、371存储器

300、300A、300B、300C可变长编码部

310、2310二值化部

312、322、342、342B、362、372存储器控制部

351、351A、352、2351算术编码部

1000、1000A、1000B、1000C、2000图像编码装置

Claims (10)

1.一种图像编码装置，至少进行离散余弦变换、量化以及算术编码，对通过所述量化而得到的多个第1量化数据以及第2量化数据进行处理，所述图像编码装置，具备：

二值化部，通过进行对各个所述第1量化数据以及各个所述第2量化数据分别进行二值化的二值化处理，从而生成与各个所述第1量化数据以及各个所述第2量化数据分别对应的各个第1二值数据以及各个第2二值数据；以及

算术编码部，通过进行对各个所述第1二值数据以及各个所述第2二值数据分别进行算术编码的算术编码处理，从而生成与各个所述第1二值数据以及各个所述第2二值数据分别对应的第1流以及第2流，

所述图像编码装置，进行以下的处理的一方或双方，即，

所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理的处理，以及，所述算术编码部，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理的处理。

2.如权利要求1所述的图像编码装置，该图像编码装置中，

由所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理，并且，

由所述算术编码部，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理。

3.如权利要求1或2所述的图像编码装置，

所述图像编码装置，还具备第1存储器以及第2存储器，

所述算术编码部，进一步，

将所述第1流以及所述第2流分别存储到所述第1存储器以及所述第2存储器。

4.如权利要求3所述的图像编码装置，

所述图像编码装置，还具备第3存储器以及第4存储器，

所述二值化部，进一步，

将成为所述算术编码的对象的各个所述第1二值数据以及各个所述第2二值数据分别存储到所述第3存储器以及所述第4存储器。

5.如权利要求1所述的图像编码装置，该图像编码装置中，

由所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理。

6.如权利要求1或5所述的图像编码装置，

所述图像编码装置，还具备第1存储器以及第2存储器，

所述算术编码部，包括

第1算术编码部以及第2算术编码部，

所述第1算术编码部，通过对各个所述第1二值数据进行算术编码，从而生成所述第1流，将该第1流存储到所述第1存储器，

所述第2算术编码部，通过对各个所述第2二值数据进行算术编码，从而生成所述第2流，将该第2流存储到所述第2存储器。

7.如权利要求1至6的任一项所述的图像编码装置，

所述算术编码是，基于H.264／AVC标准的算术编码，

所述二值化部进行的所述二值化是，基于上下文自适应二进制算术编码的二值化，

所述算术编码部进行的所述算术编码是，基于所述上下文自适应二进制算术编码的二进制算术编码。

8.如权利要求1至7的任一项所述的图像编码装置，

第1量化数据以及第2量化数据分别是，从不同的两个运动图像得到的数据。

9.如权利要求1至7的任一项所述的图像编码装置，

第1量化数据以及第2量化数据分别是，从同一运动图像得到的数据。

10.一种集成电路，至少进行离散余弦变换、量化以及算术编码，对通过所述量化而得到的多个第1量化数据以及第2量化数据进行处理，所述集成电路，具备：

二值化部，通过进行对各个所述第1量化数据以及各个所述第2量化数据分别进行二值化的二值化处理，从而生成与各个所述第1量化数据以及各个所述第2量化数据分别对应的各个第1二值数据以及各个第2二值数据；以及

算术编码部，通过进行对各个所述第1二值数据以及各个所述第2二值数据分别进行算术编码的算术编码处理，从而生成与各个所述第1二值数据以及各个所述第2二值数据分别对应的第1流以及第2流，

所述集成电路，进行以下的处理的一方或双方，即，

所述二值化部，以时分切换来进行针对所述第1量化数据的二值化、和针对所述第2量化数据的二值化，从而进行所述二值化处理的处理，以及，所述算术编码部，以时分切换来进行针对所述第1二值数据的算术编码、和针对所述第2二值数据的算术编码，从而进行所述算术编码处理的处理。

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