CN102610569A - 一种形成前金属介电质层的方法 - Google Patents

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Abstract

本发明公开了一种形成前金属介电质层的方法，其包括：提供一种具有NMOS和PMOS晶体管的半导体衬底；在半导体衬底上沉积一缓冲氧化层；在缓冲氧化层上沉积一具有高拉应力的第一蚀刻阻挡层；沉积一具有拉应力的第一前金属介电质层；沉积一金属硬掩膜层；在所述硬质掩膜层上涂覆一层光刻胶，对PMOS区域和NMOS区域进行光刻，刻蚀至所述第一刻蚀阻挡层，暴露所述PMOS区域，并且保留所述NMOS区域表面的所述第一前金属介电质层；在半导体器件表面沉积具有高压应力的第二蚀刻阻挡层；在第二蚀刻阻挡层上沉积具有压应力的第二前金属介电质层；对第二前金属介电质层进行研磨抛光。本发明从工艺上来说步骤相对简单，能够同时提高NMOS/PMOS的载流子迁移率。

Description

一种形成前金属介电质层的方法
技术领域
本发明涉及微电子领域，尤其涉及一种形成前金属介电质层的方法。
背景技术
随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，CESL），尤其是在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上。在蚀刻阻挡层沉积完成以后，随后需要沉积前金属介电质层，目前采用的是利用高密度等离子体（HDP CVD）的方法来沉积，也有采用高深宽比制程（HARP，High Aspect Ratio Process）来沉积的。这两种制程沉积的薄膜应力是不一样的，其中HDP制程薄膜具有压应力，而HARP制程薄膜具有拉应力，单一的沉积HDP或者HARP薄膜，只能对其中的一种晶体管的载流子迁移率有利，因此该方法限制了最大程度提高晶体管的性能。
参考图1a至图1e所示，在现有的形成前金属介电质层的方法中，基本包括下列步骤，工艺流程图参看图2所示：
提供一种具有NMOS和PMOS晶体管的半导体衬底0，在半导体衬底0上沉积一第一缓冲氧化层1和一具有高拉应力的第一蚀刻阻挡层2，即氮化硅层，完成后效果如图1a所示；
用光刻胶4涂覆半导体衬底0的NMOS区域，进行光刻后对PMOS区域上方的第一缓冲氧化层1、第一蚀刻阻挡层2进行蚀刻，完成后效果图如图1b所示；
在半导体器件表面沉积第二缓冲氧化层7和具有高压应力的第二蚀刻阻挡层5，第二蚀刻阻挡层5也采用氮化硅层，完成后效果如图1c所示；
用光刻胶4涂覆半导体衬底0的PMOS区域，进行光刻后对NMOS区域上方的第二缓冲氧化层7和第二蚀刻阻挡层5进行蚀刻，完成后效果如图1d所示；
在半导体器件上沉积前金属介电质层8（利用HDP或者HARP来完成），并进行研磨和抛光，最终完成后的效果如图1e所示。
利用上述现有方法制备的PMD层为HDP薄膜或是HARP薄膜之中的一种，但是，由于HDP与HARP薄膜应力状况相反（HDP为压应力，应力范围在100Mpa～300MPa；HARP为拉应力，应力范围在100Mpa～200MPa），它们只能够有助于一种晶体管的性能提升。
发明内容
针对上述存在的问题，本发明的目的是提供一种形成双应力蚀刻阻挡层及前金属介电质层的方法。该方法充分考虑了不同CVD制程其沉积薄膜应力的差异，在PMOS区域沉积具有压应力的前金属介电质层，而在NMOS区域沉积具有拉应力的前金属介电质层，采用本方法所形成的前金属介电质层有利于同时提高PMOS以及NMOS的载流子迁移率，从而提高半导体器件的性能。
本发明的目的是通过下述技术方案实现的：
一种形成前金属介电质层的方法，其中，包括下列步骤：
提供一种具有NMOS和PMOS晶体管的半导体衬底；
在所述半导体衬底上沉积一缓冲氧化层；
在所述缓冲氧化层上沉积一具有高拉应力的第一蚀刻阻挡层；
在所述第一蚀刻阻挡层上沉积一具有拉应力的第一前金属介电质层；
在所述第一前金属介电质层上沉积一金属硬掩膜层；
在所述硬质掩膜层上涂覆一层光刻胶，对PMOS区域和NMOS区域进行光刻，在PMOS区域，刻蚀至所述第一刻蚀阻挡层，暴露所述PMOS区域，在NMOS区域，刻蚀后保留至所述NMOS区域表面的所述第一前金属介电质层；
在半导体器件表面沉积具有高压应力的第二蚀刻阻挡层；
在第二蚀刻阻挡层上沉积具有压应力的第二前金属介电质层；
对第二前金属介电质层进行研磨抛光。
上述形成前金属介电质层的方法，其中，所述缓冲氧化层为氧化硅层。
上述形成前金属介电质层的方法，其中，所述第一蚀刻阻挡层和所述第二蚀刻阻挡层均为氮化硅层。
上述形成前金属介电质层的方法，其中，所述金属硬掩膜层为低温二氧化硅薄膜。
上述形成前金属介电质层的方法，其中，所述具有压应力的第二前金属介电质层的沉积方法为HDP CVD，压应力范围在100MPa～300MPa。
上述形成前金属介电质层的方法，其中，所述具有拉应力的第一前金属介电质层的沉积方法为SACVD，拉应力范围在100MPa～200MPa。
上述形成前金属介电质层的方法，其中，所述SACVD为HARP。
上述形成前金属介电质层的方法，其中，所述缓冲氧化层的厚度为50～200Å，所述第一蚀刻阻挡层或所述第二蚀刻阻挡层的厚度为200～800Å，所述第一前金属介电质层或所述第二前金属介电质层的厚度为1000～10000Å，所述金属硬掩膜层的厚度为500～2000Å。
上述形成前金属介电质层的方法，其中，所有所述沉积工艺的沉积温度均为300℃～500℃。
上述形成前金属介电质层的方法，其中，在所述第一前金属介电质层上沉积一金属硬掩膜层步骤中，还可以在所述金属硬质掩膜层底部增加一抗反射涂层。
与已有技术相比，本发明的有益效果在于：
采用该方法所形成的前金属介电质层有利于同时提高PMOS以及NMOS的载流子迁移率，从而提高半导体器件的性能。本发明方法与现有方法相比，从工艺上来说步骤相对简单，少了一道光照，从器件性能上来说，能够同时提高NMOS/PMOS的载流子迁移率。由于需要对较厚的PMD层进行蚀刻，因而采用TiN做为金属硬掩膜层，一方面可以使光阻的厚度不用太厚，降低了光阻的消耗；增加了蚀刻的工艺窗口。
附图说明
图1a、图1b、图1c、图1d和图1e分别是现有技术中形成前金属介电质层的方法的工艺步骤分解状态示意图；
图2是现有技术中形成前金属介电质层的方法的流程示意框图；
图3a、图3b、图3c、图3d和图3e分别是本发明形成前金属介电质层的方法的工艺步骤分解状态示意图；
图4是本发明形成前金属介电质层的方法的流程示意框图。
具体实施方式
下面结合原理图和具体操作实施例对本发明作进一步说明。
如图3a至图3e所示，同时参看图4所示，本发明形成前金属介电质层的方法具体包括下列步骤：
提供一种具有NMOS和PMOS晶体管的半导体衬底0，在半导体衬底0上沉积一缓冲氧化层1，在缓冲氧化层1上沉积一具有高拉应力的第一蚀刻阻挡层2，在第一蚀刻阻挡层2上沉积一具有拉应力的第一前金属介电质层3，缓冲氧化层1为氧化硅层，然后在第一前金属介电质层3上依次沉积一层抗反射层10和一层金属硬掩膜层9，即TiN层，并在硬质掩膜层9上涂覆一层光刻胶4，成后效果如图3a所示；
完成效果如图3b所示：对PMOS区域和NMOS区域进行光刻，在PMOS区域，刻蚀至第一刻蚀阻挡层2，暴露PMOS区域，并且在NMOS区域，刻蚀后保留至NMOS区域表面的第一前金属介电质层3；
参看图3c所示，在半导体器件表面沉积具有高压应力的第二蚀刻阻挡层5；
在第二蚀刻阻挡层5上沉积具有压应力的第二前金属介电质层6，完成后效果如图3d所示，第一蚀刻阻挡层2和第二蚀刻阻挡层5均为氮化硅层。
最后对第二前金属介电质层6进行研磨抛光，完成后效果如图3e所示。
在上述制备工艺流程中，具有压应力的第二前金属介电质层6的沉积方法为高密度等离子体化学气相淀积工艺（HDP CVD），压应力范围在100MPa～300MPa。具有拉应力的第一前金属介电质层3的沉积方法为次常压化学汽相沉积方法（SACVD），具体为高深宽比制程工艺（HARP），拉应力范围在100MPa～200MPa。其中，缓冲氧化层1的厚度为50～200Å，第一蚀刻阻挡层2或第二蚀刻阻挡层5的厚度为200～800Å，第一前金属介电质层3或第二前金属介电质层6的厚度为1000～10000Å，采用低温二氧化硅的金属硬掩膜层9的厚度为500～2000Å，沉积工艺的沉积温度均为300℃～500℃。
以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。

Claims (10)

1.一种形成前金属介电质层的方法，其特征在于，包括下列步骤：
提供一种具有NMOS和PMOS晶体管的半导体衬底；
在所述半导体衬底上沉积一缓冲氧化层；
在所述缓冲氧化层上沉积一具有高拉应力的第一蚀刻阻挡层；
在所述第一蚀刻阻挡层上沉积一具有拉应力的第一前金属介电质层；
在所述第一前金属介电质层上沉积一金属硬掩膜层；
在所述硬质掩膜层上涂覆一层光刻胶，对PMOS区域和NMOS区域进行光刻，在PMOS区域，刻蚀至所述第一刻蚀阻挡层，暴露所述PMOS区域，在NMOS区域，刻蚀后保留至所述NMOS区域表面的所述第一前金属介电质层；
在半导体器件表面沉积具有高压应力的第二蚀刻阻挡层；
在所述第二蚀刻阻挡层上沉积具有压应力的第二前金属介电质层；
对所述第二前金属介电质层进行研磨抛光。
2.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所述缓冲氧化层为氧化硅层。
3.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所述第一蚀刻阻挡层和所述第二蚀刻阻挡层均为氮化硅层。
4.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所述金属硬掩膜层为低温二氧化硅薄膜。
5.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所述具有压应力的第二前金属介电质层的沉积方法为HDP CVD，压应力范围在100MPa～300MPa。
6.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所述具有拉应力的第一前金属介电质层的沉积方法为SACVD，拉应力范围在100MPa～200MPa。
7.如权利要求6所述的形成前金属介电质层的方法，其特征在于，所述SACVD为HARP。
8.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所述缓冲氧化层的厚度为50～200Å，所述第一蚀刻阻挡层或所述第二蚀刻阻挡层的厚度为200～800Å，所述第一前金属介电质层或所述第二前金属介电质层的厚度为1000～10000Å，所述金属硬掩膜层的厚度为500～2000Å。
9.如权利要求1所述的形成前金属介电质层的方法，其特征在于，所有所述沉积工艺的沉积温度均为300℃～500℃。
10.如权利要求1所述的形成前金属介电质层的方法，其特征在于，在所述第一前金属介电质层上沉积一金属硬掩膜层步骤中，还可以在所述金属硬质掩膜层底部增加一抗反射涂层。
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