CN102523596B - 一种高速扫频装置及其实现方法 - Google Patents
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Abstract
本发明涉及一种高速扫频装置，包括：数据采集单元、选频滤波单元、处理单元；其中，数据采集单元，用于采集蜂窝网络下行信号；经低噪声放大后，发送至所述选频滤波单元；选频滤波单元，用于在所述处理单元控制下，选择不同的声表滤波器，进行射频频带的选择；同时将经过射频频带选择的信号直接变换为模拟基带信号；所述处理单元，控制所述选频滤波单元选择不同的声表滤波器，进行射频频带的选择；对所述模拟基带信号进行解调。本发明提供一种扫频装置，实现高速多通道扫频，并且适用于不同制式的通信网络。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种高速扫频装置及其实现方法。
背景技术
目前，随着TD-LTE在2011年中国的6个试点城市的布网，中国移动将会同时运营三代网络：GSM,TD-SCDMA,TD-LTE。在一定时间内，中国电信将面对CDMAIS95、CDMA2000、FDD-LTE三代网络，而中国联通则将会同时运营GSM、WCDMA、FDD-LTE三代网络。
扫频仪是网络建设中各个阶段必备的测量仪器，应用阶段包括网络设计阶段，网络建设阶段，以及网络运行维护阶段，为网络性能测试，网络优化测试提供可靠的分析数据。测试仪表的发展将直接制约中国运营商对于网络建设的速度。
如此众多的通信体制，无线标准，需要运营商以及参与网络建设的厂商和服务商，在设备研发、网络建设、网络优化测试仪表方面不断的重复投入。为了适应众多移动通信体制、模式共存的现状，多模式、同一平台的多模路测与智能网优系统是研究的趋势，是客户和运营商的切实需要。
不同制式/不同频段的网络优化仪表共用一个统一的平台，对于厂商来说，可以缩短测试仪表的开发周期，降低了开发成本；对于运营商以及其他用户来说，可以降低固定投资成本，为新标准、新制式的测试仪表的快速推广与应用创造了便利。
现有单模扫频仪通过提高系统主频，增大单通道扫频速度。由于单模扫频仪一般只支持GSM标准或者CDMA标准或者WCDMA标准，给多种模式共存的现网优化带来了很多麻烦，例如室外优化中需要使用的优化仪表数过多；模式间干扰分析定位困难等。
现有使用不同的扫频模块支持多制式网络；有些厂商采用不同的扫频模块来支持多制式网络，但由于没有统一的接口，不便于后台的统一管理，成本也相对较高。
另外上述两种方式均采用超外差体系结构，而且采用的是单通道基带处理结构。
超外差接收机有诸多缺点：体积庞大，结构复杂，调整困难，运用不灵活，功耗也大，成本高，网络建设过程中携带也极其不方便。
单通道扫频仪要求有比较高的系统工作时钟，而且扫频范围有限，扫频速度很慢，在测试过程中打点数目很少，直接影响数据的精确性，不能反映网络覆盖细节。
与此同时，通信网络将从语音业务向数据和图像业务过渡，这对扫频速度提出了新的挑战。
因此，如何提供一种通用的高速多通道扫频装置，并且适用于不同制式的通信网络，是本领域技术人员需要解决的技术问题。
发明内容
有鉴于此，本发明提供一种扫频装置，实现高速多通道扫频，并且适用于不同制式的通信网络。
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种高速扫频装置，其特征在于，包括：数据采集单元、选频滤波单元、处理单元；其中，
数据采集单元，用于采集蜂窝网络下行信号；经低噪声放大后，发送至所述选频滤波单元；
选频滤波单元，用于在所述处理单元控制下，根据扫频的频段选择不同的声表滤波器，进行射频频带的选择；同时采用零中频接收技术将经过射频频带选择的信号直接变换为模拟基带信号；
所述处理单元，控制所述选频滤波单元选择不同的声表滤波器，进行射频频带的选择；对所述模拟基带信号进行解调。
优选地，所述处理单元配置有射频锁相环实现IQ正交解调器的频点选择，对所述模拟基带信号进行解调得到两路数字基带信号。
优选地，所述数据采集单元包括一副天线和与所述天线相连的第一低噪声放大器。
优选地，所述选频滤波单元包括第一射频开关，多个不同的声表滤波器和第二射频开关；
所述第一射频开关与所述低噪声放大器相连；所述多个不同的声表滤波器分别与所述第一射频开关、第二射频开关相连；所述第一射频开关、第二射频开关接受所述处理单元的控制。
优选地，所述选频滤波单元进一步包括与所述第二射频开关相连的数控增益放大器和第一低噪声放大器；
所述数控增益放大器，对所选择的射频频带的射频通道信号增益进行控制放大。
优选地，所述处理单元包括数字信号处理器DSP和现场可编程门阵列FPGA；
数字信号处理器DSP，用于支持多模基带处理，与后台通信，以及小区的搜索、测量；
根据需要扫描通道数，数字信号处理器DSP作为现场可编程门阵列FPGA的一个异步存储设备，通过读写现场可编程门阵列FPGA内部的寄存器，实现对现场可编程门阵列FPGA内部各个功能模块的控制；
现场可编程门阵列FPGA，根据数字信号处理器DSP给出的控制信息，控制选频滤波单元的接收频点和通道增益参数。
优选地，所述现场可编程门阵列进一步包括数字下变频DDC的多通道结构处理所述数字基带信号。
优选地，所述现场可编程门阵列进一步连接有GPS，和/或，PC；
GPS，主要提供地理信息和空口的时钟信息，同时提供自动频率控制的参考信号来调整本振工作频率，保持与空口的时钟同步。
优选地，所述装置进一步包括：
时钟单元，用于产生单板需要的工作时钟并分配到各个模块，同时根据空口的同步信息调整时钟精度。
优选地，所述时钟单元采用差分时钟。
本发明还提供一种高速扫频实现方法，包括以下步骤：
采集蜂窝网络下行信号；
经低噪声放大后，根据扫频的频段选择不同的声表滤波器，进行射频频带的选择；同时采用零中频接收技术将经过射频频带选择的信号直接变换为模拟基带信号；
对所述模拟基带信号进行解调。
本发明实施例所述高速扫频装置及其实现方法，采用的是零中频低通采样。零中频架构相对传统的超外差式架构具有以下优点：
实现有用信号直接从射频下变频到基带，无镜像频率产生，避免了镜像抑制问题；适合多模平台的开发，这是终端和便携式仪表的未来发展方向，
由于无需外部镜像抑制滤波器，成本大大降低，集成度显著提高，体积小、实现简单、生产测试便利。
由于零中频消除了中频级，滤波和大部分放大在基带进行，简化了设计，降低了功耗和对ADC精度及采样频率的要求，
链路噪声小，只要用低通滤波器来选择信道，低通滤波器的集成技术比较成熟。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有常规扫频装置的组成示意图；
图2是本发明实施例所述高速扫频装置的系统硬件架构示意图；
图3是本发明所述多通道基带数字信号处理示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明采用零中频接收技术，即射频信号不需要变换到中频，而是一次直接变换到模拟基带信号(I/Q)，然后再解调。最大化的降低仪表的体积，提高仪表的便携性，方便外场测试。
本发明实施例所述高速扫频装置具体可以包括：数据采集单元、选频滤波单元、处理单元；其中，
数据采集单元，用于采集蜂窝网络下行信号；经低噪声放大后，发送至所述选频滤波单元。
所述数据采集单元具体可以包括一副天线和与所述天线相连的第一低噪声放大器。
选频滤波单元，用于在所述处理单元控制下，选择不同的声表滤波器，进行射频频带的选择；同时将经过射频频带选择的信号直接变换为模拟基带信号。
选频滤波单元具体可以包括第一射频开关，多个不同的声表滤波器和第二射频开关。
所述第一射频开关与所述低噪声放大器相连；所述多个不同的声表滤波器分别与所述第一射频开关、第二射频开关相连；所述第一射频开关、第二射频开关接受所述处理单元的控制。
所述选频滤波单元还可以进一步包括与所述第二射频开关相连的数控增益放大器和第一低噪声放大器；
所述数控增益放大器，对所选择的射频频带的射频通道信号增益进行控制放大。
所述处理单元，控制所述选频滤波单元选择不同的声表滤波器，进行射频频带的选择；对所述模拟基带信号进行解调。
所述处理单元具体可以配置有射频锁相环实现IQ正交解调器的频点选择，对所述模拟基带信号进行解调得到两路数字基带信号。
所述处理单元具体可以包括数字信号处理器DSP和现场可编程门阵列FPGA。
数字信号处理器DSP，用于支持多模基带处理，与后台通信，以及小区的搜索、测量。
数字信号处理器DSP根据需要扫描通道数，具体可以作为现场可编程门阵列FPGA的一个异步存储设备，通过读写现场可编程门阵列FPGA内部的寄存器，实现对现场可编程门阵列FPGA内部各个功能模块的控制。
现场可编程门阵列FPGA，根据数字信号处理器DSP给出的控制信息，控制选频滤波单元的接收频点和通道增益参数。
所述现场可编程门阵列FPGA进一步包括数字下变频DDC的多通道结构处理所述数字基带信号。
所述现场可编程门阵列可以进一步连接有GPS，和/或，PC；
GPS，主要提供地理信息和空口的时钟信息，同时提供自动频率控制的参考信号来调整本振工作频率，保持与空口的时钟同步；
本发明实施例所述高速扫频装置可以进一步包括：时钟单元。
时钟单元：产生单板需要的工作时钟并分配到各个模块，同时根据空口的同步信息调整时钟精度。所述时钟单元具体可以采用差分时钟。
参见图2，本发明的系统硬件架构，蜂窝网络下行信号经天线接收下来，通过低噪声放大，在现场可编程门阵列FPGA的控制下，射频开关选择不同的声表滤波器，进行射频频带的选择，输出的射频信号经过数控增益放大器和低噪放完成信号的放大。FPGA在DSP的控制下，配置射频锁相环实现IQ正交解调器的频点选择。IQ正交解调器输出两路IQ基带信号，通过低通滤波器并初步滤除带外杂散。IQ基带信号通过模数转换双通道采样，输出两路数字基带信号。在FPGA和DSP内部先后经过直流偏移校正、IQ不匹配补偿、DDC、抽取、滤波等操作，完成整个频谱扫描过程。
下面详细介绍每个模块及其功能:
低噪声放大器：低噪声放大器置于选频滤波模块的前端，降低整机噪声系数，对天线接收下来的小信号进行放大，提高接收机的灵敏度，同时可以控制噪声。要求低噪放具有高增益、较宽的频率范围、高线性度和低噪声指数。
射频开关：本发明采用开关切换技术使接收通道共用一副天线和低噪放，减少了电路的体积和冗余。要求所选的射频开关具有宽带宽、低插入损耗、高隔离度；射频开关在FPGA的控制下，完成射频频段的选择。
SAW(Surface Acoustic Wave，声表滤波器)：由于接收频率范围比较宽，且移动通信信道情况比较复杂，因此本设计中采用的频带滤波方式是根据所要扫描的频段，分段滤波，由射频开关来控制，将完成频带选择的相应信号送入IQ正交解调器。根据通信制式的不同，所用的频段不同，选择的滤波器亦不同。
数控增益放大器：对射频通道信号增益进行控制放大，提高动态范围。
IQ正交解调器：采用零中频接收芯片，将经过通道选择后的射频信号下变频到基带；
射频锁相环：本振部分，采用内置VCO的宽频带射频锁相器件，改善信号在解调器输入端的相位模糊，为接收链路提供高精度、低相位噪声本振信号；同时增加对本振信号的滤波电路，滤除本振谐波；
LPF(Low Pass Filter，低通滤波器)：截止频率可调的低通滤波器，通过FPGA控制低通滤波器截止频率，来达到选择信道的目的。
可控增益放大器：控制链路增益，使信号符合ADC转换器的动态范围。
ADC(Analog to Digital Converter，模/数转换器)：用于对模拟信号采样、量化；采样信号线尽量短，尽早做数字化处理，避免在输送过程中引入误差。本发明选用高性能的14位A/D采样器件，使得系统后端算法能同时解调出大动态范围内的多载波信号。
FPGA:根据DSP给出的控制信息，控制系统的接收频点和通道增益等系统参数，采用高性能FPGA器件，实现多通道、多系统带宽的数据接收与信号处理；同时具有RSSI检测、直流偏移校正、IQ不匹配补偿、DDC、抽取、滤波等功能；
DSP:采用高性能的多核DSP处理器，用于支持多模基带处理，DSP要完成和后台通信，各芯片的配置和加载以及小区的搜索、测量；同时根据需要扫描通道数；DSP将FPGA作为一个异步存储设备，通过读写FPGA内部的寄存器，实现对FPGA内部各个功能模块的控制，以及对零中频芯片的配置或控制。
GPS:主要提供地理信息和空口的时钟信息，同时提供AFC的参考1PPS信号来调整本振工作频率，保持与空口的时钟同步。
电源单元：实现整个系统供电，模拟部分由于对电源噪声比较敏感，所以要求选用质量比较高的电源。
时钟单元：时钟模块主要产生单板需要的工作时钟并分配到各个模块，同时可以根据空口的同步信息调整时钟精度。本发明采用差分时钟，类似于LVDS这种低辐射时钟源是我们优先考虑的，不能采用差分时钟的，在PCB布板时，可以使源和负载尽量靠近，缩小走线长度。
参见图3，该图为本发明所述多通道基带数字信号处理示意图。
本发明采用DDC数字下变频技术的多通道结构处理基带数据，首先进行DDC数字下变频处理，需要将频率为fHz(注：f≠0)的信号经过频谱搬移，搬到f＝0Hz处。
单通道基带数字信号处理，一次只能进行一个信道的频谱搬移；多通道基带数字信号处理在相同的时间内，一次完成了(2n+1)个信道的频谱搬移，平均到每个信道的处理时间大大减少了，扫频速度显著提高。
如图中NCO采用Quartus II10.0自带的IP核，产生不同频率的信号-f0、 分别和对应信道栅格中心频率分别为 f0、的信号进行混频，把以上(2n+1)个信道的频谱一次搬移到基带。其中，n＝0,1,2,3...，f0为在特定频段内选取的参考频率，为信道栅格带宽，不同的网络制式对应的信道栅格带宽亦不同。例如，GSM网络信道栅格带宽为200kHz，那么
如果采用并行处理，FPGA需要的逻辑资源较多，而采用串行的方式，可以较大的节省CIC,FIR等逻辑资源，但是需要FPGA运行在较高的频率。在处理多通道基带数据信号时，我们选用的FPGA，在系统最高工作时钟方面，若通道数为N，ADC采样率为Fs，应该能够至少满足N/2*Fs。以9个通道为例，如果ADC采样率为26Msps，FPGA系统时钟至少要运行在117Mhz；如果ADC采样率为13Msps，系统时钟则为58.5Mhz。
鉴于以上情况，本发明采用串行、时分复用的方式，这样就可以降低FPGA内最高系统时钟的频率。当然这是以消耗乘法器等逻辑资源为代价的。
零中频接收机相对传统的超外差式接收机，没有了中频镜像问题，降低了电路的复杂度，但是零中频却存在自己固有的直流问题和IQ失衡问题，这些成为零中频技术实际应用中的瓶颈。
因此，本发明采用高效的DC消除算法与IQ失衡补偿算法实现对于ZIF设计的DC以及IQ失衡的补偿，提高接收链路性能，降低零中频解决方案带来的问题，避免数据损失带来的接收灵敏度损伤。
DC Offset：在直接下变频接收机中，评价接收机正交解调器性能的一个重要参数就是DC抑制能力。正交解调器输出的基带同相分量in-phase(I)和正交分量quardrature-phase(Q)两路的DC不平衡，会导致在输出信号在零频处存在DC成分。DC成分中不包含任何有用信息，但是DC offset能够造成对零中频接收机的干扰，同时DC电平值也会消耗ADC的动态范围。
DC offset一般是由接收放大器和混频器电路的非线性和不平衡造成的，也可以由LO泄露到RF输入端。本振LO产生的信号会泄露到低噪放的前端和后端，这些信号会在混频器中与本振信号进行混频，在混频器的输出端就会产生DC成分。
为了精确地消除直流偏移，本发明在选择零中频接收机芯片时，考虑选择具有自动DC Offset消除功能芯片，这样，通过零中频芯片的自动DC Offset消除功能，可以在芯片内部将DC成分减小到一定水平，保证ADC的动态范围不受DC成分吞食。
在此之后，本发明在高速FPGA中，在数字域实现对DC Offset的第二次消除。采用基带数字信号处理相关算法对ADC采样后的IQ数据漂移量进行实时的测量和动态补偿。
通过模拟与数字两级处理，将DC成分降低到比较低的水平，将DC成分在基带信号中的影响降低。避免数据损失带来的接收灵敏度损伤。
IQ不平衡：在零中频接收机中，IQ不平衡是很难避免的，它会影响接收机的性能。由于ZIF芯片的I路与Q路在模拟电路中不能做到完全相同，将导致IQ两路在幅度和相位上产生不平衡。RF信号分路、正交信号产生、混频器以及滤波器，都会产生IQ不平衡。
本发明在高速FPGA中实现IQ不平衡校正算法。FPGA将ADC采样得到的IQ数字信号计算，得到幅度不均衡的估计值以及相位不均衡的估计值，然后对ADC采样得到IQ数据进行校正，使校正后的信号恢复正交。
如图3，本发明采用DDC多通道基带数字信号处理结构，实现高速扫频；同时采用高性能的多核DSP与大容量FPGA，通过加载不同制式的协议软件到不同的处理器硬核中，来实现多制式甚至多个同制式信号的并发处理。而且可灵活选择滤波器满足不同的网络制式的需要，通用性强，开发周期短，可维护性好。
本发明还提供一种高速扫频实现方法，包括以下步骤：
采集蜂窝网络下行信号；
经低噪声放大后，选择不同的声表滤波器，进行射频频带的选择；同时将经过射频频带选择的信号直接变换为模拟基带信号；
选择不同的声表滤波器，进行射频频带的选择；
对所述模拟基带信号进行解调。
本发明所述方法具体可以采用上文所述装置的任何一种实现方式，具体不再详述。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种高速扫频装置，其特征在于，包括：数据采集单元、选频滤波单元、处理单元；其中，
数据采集单元，用于采集蜂窝网络下行信号；经低噪声放大后，发送至所述选频滤波单元；
选频滤波单元，用于在所述处理单元控制下，根据扫频的频段选择不同的声表滤波器，进行射频频带的选择；同时采用零中频接收技术将经过射频频带选择的信号直接变换为模拟基带信号；
所述处理单元，控制所述选频滤波单元选择不同的声表滤波器，进行射频频带的选择；对所述模拟基带信号进行解调；
所述选频滤波单元包括第一射频开关，多个不同的声表滤波器和第二射频开关；所述第一射频开关与所述低噪声放大器相连；所述多个不同的声表滤波器分别与所述第一射频开关、第二射频开关相连；所述第一射频开关、第二射频开关接受所述处理单元的控制；
所述处理单元包括数字信号处理器DSP和现场可编程门阵列FPGA；
数字信号处理器DSP，用于支持多模基带处理，与后台通信，以及小区的搜索、测量；根据需要扫描通道数，数字信号处理器DSP作为现场可编程门阵列FPGA的一个异步存储设备，通过读写现场可编程门阵列FPGA内部的寄存器，实现对现场可编程门阵列FPGA内部各个功能模块的控制；现场可编程门阵列FPGA，根据数字信号处理器DSP给出的控制信息，控制选频滤波单元的接收频点和通道增益参数。
2.根据权利要求1所述的高速扫频装置，其特征在于，所述处理单元配置有射频锁相环实现IQ正交解调器的频点选择，对所述模拟基带信号进行解调得到两路数字基带信号。
3.根据权利要求2所述的高速扫频装置，其特征在于，所述数据采集单元包括一副天线和与所述天线相连的第一低噪声放大器。
4.根据权利要求3所述的高速扫频装置，其特征在于，所述选频滤波单元进一步包括与所述第二射频开关相连的数控增益放大器和第一低噪声放大器；
所述数控增益放大器，对所选择的射频频带的射频通道信号增益进行控制放大。
5.根据权利要求1所述的高速扫频装置，其特征在于，所述现场可编程门阵列进一步包括数字下变频DDC的多通道结构处理所述数字基带信号。
6.根据权利要求1所述的高速扫频装置，其特征在于，所述现场可编程门阵列进一步连接有GPS，和/或，PC；
GPS，主要提供地理信息和空口的时钟信息，同时提供自动频率控制的参考信号来调整本振工作频率，保持与空口的时钟同步。
7.根据权利要求1所述的高速扫频装置，其特征在于，所述装置进一步包括：
时钟单元，用于产生单板需要的工作时钟并分配到各个模块，同时根据空口的同步信息调整时钟精度。
8.一种高速扫频实现方法，其特征在于，包括以下步骤：
采集蜂窝网络下行信号；经低噪声放大后，在处理单元控制下由选频滤波单元根据扫频的频段选择不同的声表滤波器，进行射频频带的选择；同时采用零中频接收技术将经过射频频带选择的信号直接变换为模拟基带信号；
对所述模拟基带信号进行解调；
所述选频滤波单元包括第一射频开关，多个不同的声表滤波器和第二射频开关；所述第一射频开关与所述低噪声放大器相连；所述多个不同的声表滤波器分别与所述第一射频开关、第二射频开关相连；所述第一射频开关、第二射频开关接受所述处理单元的控制；
所述处理单元包括数字信号处理器DSP和现场可编程门阵列FPGA；
数字信号处理器DSP，用于支持多模基带处理，与后台通信，以及小区的搜索、测量；根据需要扫描通道数，数字信号处理器DSP作为现场可编程门阵列FPGA的一个异步存储设备，通过读写现场可编程门阵列FPGA内部的寄存器，实现对现场可编程门阵列FPGA内部各个功能模块的控制；现场可编程门阵列FPGA，根据数字信号处理器DSP给出的控制信息，控制选频滤波单元的接收频点和通道增益参数。
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