CN102508975A - 一种互连延迟寄生参数的分析方法 - Google Patents

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石艳玲
李曦
汪明娟
张孟迪
任铮
胡少坚
陈寿面
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Shanghai IC R&D Center Co Ltd
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Abstract

本发明公开了一种互连延迟寄生参数的分析方法，包括以下步骤：辨认电路的关键路径；提取关键路径的寄生参数；分析工艺波动对寄生参数和电路性能的影响。本发明旨在提出一种准确、消耗资源少、速度快的互连延迟寄生参数的分析方法，适用于22nm—180nm标准工艺的金属氧化物半导体场效晶体管。

Description

一种互连延迟寄生参数的分析方法
技术领域
本发明涉及集成电路工艺技术领域，尤其涉及一种互连延迟寄生参数的分析方法。
背景技术
在深亚微米集成电路制造过程中，其各个制造环节均不可避免地存在工艺波动，从而使得互连几何参数的实际值与设计值或标称值发生偏差，其后果轻则影响电路性能，重则甚至会影响电路功能。工艺波动是带有随机性的，它会直接造成集成电路物理结构的改变。随着器件尺寸越来越小，寄生参数对于工艺波动的敏感性显著增加。
随着工艺技术的演进，集成电路设计进入深亚微米（deep-submicron）技术时代，当元件尺寸越做越小时，工艺波动对于电路性能的影响越来越显著，造成良率降低。例如：当导线因工艺波动的影响而发生长度或宽度变化时，导线阻抗或者其他寄生效应相对产生变化，从而导致电路性能改变。这可能使得电路无法正常运作。因此可制造型导向设计（Design for Manufacturability，DFM）或者良率导向设计（Design for Yield，DFY），在近年来变成热门的话题。其主要目的是在设计电路时，就将制造过程中可能发生的工艺波动现象考虑进来，利用元件参数的变化分析，事先评估对电路性能的影响，期望能设计出有更佳冗余度的电路，以提升良率，降低成本。
虽然经过设计人员的不懈努力，工艺已经日趋成熟稳定， 但是光波的衍射等问题仍然使得加工中存在较大的工艺偏差，直接影响到实际芯片的性能出现漂移。DFM/DFY 针对的是芯片的生产良率( Manufacture Yield) ，而芯片的在片波动问题， 则影响芯片的性能良率( Performance Yield) ，即生产出来能够满足最初设计指标的芯片占生产芯片总数的比率。在微米工艺加工环境下，芯片内( 甚至晶圆内) 基本不存在大的工艺波动，工艺波动只存在于各个加工批次之间。由于原材料( 单晶硅) 的性能等因素的不同会出现一些工艺偏差，这些偏差往往可以通过建立不同工作条件的模型、设计时事先就考虑如何保证各个工作条件下都满足设计指标来控制。这也就是常用的Slow、Typical、Fast 三个常用库的来源。但是对于纳米级工艺，仅仅三个( 或有限几个) 工艺库已经无法涵盖晶圆内、芯片内较大的工艺波动的影响了，需要建立专门针对于工艺波动的模型，建立针对工艺波动的分析方法，才能得到有效的解决。
目前的应对方法，对于物理设计，主要采用的DFM设计手段就是冗余通孔( Multi- Via) 、连线散布( Wire Spreading)、金属填充( Metal Fill) 等。所谓冗余通孔就是尽可能采用多个通孔，从而避免一旦通孔的加工出现问题，导致整条线的电学特性出现较大偏差。连线散布是尽量把互连线之间的间距拉开，均匀分布，避免出现局部区域连线过密。金属填充是为了在化学机械抛光( CMP) 时保证芯片内各区域互连线的性能一致性，在金属密度较低的区域加入一些浮空 ( 或接地) 的金属线，以满足金属密度的设计需求。
芯片的在片波动是所有这些设计难点中最难以把握的。目前业界主要是采用统计静态时序分析 ( Statistical Static Timing Analysis) 的方法克服工艺波动( Process Variation) 。即假定各个器件之间的工艺参数波动彼此独立无关，且各个工艺参数的波动呈现正态分布( 或称为高斯分布)，由此建立各个标准单元器件的统计时序库( Statistical Timing Library)，再提取互连线的统计性寄生参数( Statistical Parasitics)，对整个设计进行统计时序分析，最终分析出各个时序路径的性能良率( 在给定时钟周期下， 能够满足此要求的比率) 。但就目前而言，统计时序分析仍处于开发的初期阶段，各个方面尚不成熟，而且统计时序库也需要芯片生产厂家的进一步确认和支持。
本发明旨在提出一种准确、消耗资源少、速度快的互连延迟寄生参数的分析方法。并且，本发明旨在分析不同工艺波动下寄生参数和电路性能产生的变化，提出优化工艺条件的方法，最终优化电路性能。
发明内容
本发明提出一种互连延迟寄生参数的分析方法，其特征在于，包括：
步骤一：辨认电路的关键路径；
步骤二：提取关键路径的寄生参数；
步骤三：分析工艺波动对寄生参数和电路性能的影响。
其中，进一步包括，步骤四：提出优化工艺条件的方法，优化电路性能。
其中，所述工艺波动指工艺制作流程时，由于工艺条件发生的漂移，导致工艺参数改变，从而造成的互连线的电学特性波动。
其中，所述步骤一中电路的关键路径为在电路中频繁调用而且延迟过长的电路，或者产生意外几率高的线路。
其中，所述步骤二中提取关键路径的寄生参数的方法包括以下步骤：
步骤1：进行工艺条件的实验设计；
步骤2：根据实验设计的设计方案，定义版图和参数提取所需要的工艺文件；
步骤3：结合电路版图和工艺文件分别进行集成电路版图参数的净提取，得到工艺波动下集成电路版图的版图参数；
步骤4：提取集成电路互连延迟寄生参数。
其中，所述步骤2中工艺文件包括层信息、物理规则信息所采用的工艺信息。
其中，所述步骤3中版图参数包括和版图邻近效应相关的版图参数。
其中，所述步骤3中工艺文件通过软件提取和转化，获得工艺层文件。
其中，所述步骤4中通过软件提取集成电路后道互连延迟参数，计算出电路的寄生电阻、寄生电容、寄生电感。
本发明旨在提出一种准确、消耗资源少、速度快的互连延迟寄生参数的分析方法。本发明还提出优化工艺条件的方法，最终优化电路性能。
附图说明
图1为本发明互连延迟寄生参数的分析方法并优化电路性能的示意图。
图2为本发明互连延迟寄生参数的分析方法的流程图。
具体实施方式
结合以下具体实施例和附图，对本发明作进一步的详细说明，本发明的保护内容不局限于以下实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附权利要求书为保护范围。
如图2所示，本发明提出一种互连延迟寄生参数的分析方法，包括：
步骤一：辨认电路的关键路径；
步骤二：提取关键路径的寄生参数；
步骤三：分析工艺波动对寄生参数和电路性能的影响。
其中，还进一步包括，步骤四：根据分析情况作出判断，提出优化工艺条件的方法，优化电路性能，得到更好的器件。
在现有工艺中，工艺波动是指工艺制作流程时，由于工艺条件发生的漂移，导致工艺参数改变，从而造成的互连线的电学特性波动。
如图1所示，本实施例互连延迟寄生参数的分析方法并优化电路性能。
（1）首先分析电路，得到电路的关键路径。电路的关键路径是指在电路中频繁调用，而且延迟过长， 或者产生意外的几率比较大的线路。从不同的角度思考，可以得到不同的关键路径。比如在一个数字集成电路中，一条路径由若干单元和线网组成， 路径的起点和终点一般是触发器/ 锁存器或I/ O元胞。路径时延指的是信号经过该路径的时间间隔， 它包括两部分: 逻辑门本身的门延迟和连线电阻电容引起的延迟( 连线延迟在很大程度上与布局有关， 而且它在路径延迟中所占比例呈上升趋势， 可高达70%～80% ) 。
（2）其次，提取关键路径的寄生参数；其中，包括如下步骤：
（a）进行工艺条件的实验设计DoE(Design of Experiments)。
（b）根据DoE实验的设计方案，定义版图和参数，通过Techgen(RCgen)软件提取所需要的工艺文件Techfile(technology files)。工艺文件中中定义了层信息、物理规则信息等等所采用工艺的信息。
（c）结合电路版图和Techfile分别进行集成电路版图参数的净提取。进而得到工艺波动下，集成电路版图的版图参数，版图参数包括和版图邻近效应相关的版图参数。
由于受工艺波动影响，单位互连线总电阻、总电容和总电感可以表示为：
Figure 5062DEST_PATH_IMAGE001
Figure 922203DEST_PATH_IMAGE002
为考虑工艺波动影响的互连线电学参数的关系函数，可使用线性函数拟合获得，可表示为：
Figure 764257DEST_PATH_IMAGE003
Figure 2011103604762100002DEST_PATH_IMAGE004
（d）在完成集成电路版图参数的净提取后，通过Rafael、Geometric Extractors或Context-based Extractors等互连寄生参数提取软件进行集成电路后道互连延迟参数的提取。表1中给出了HSPICE和本专利采用的方案延迟比较，结果表明本专利采用的方案在各种工艺节点上模拟工艺波动对互连延迟的影响都比传统的HSPICE模拟的要好。
（3）在工艺波动下，对电路寄生参数的变化进行分析。
（4）优化工艺条件，最终优化电路性能。
Figure 221783DEST_PATH_IMAGE005

Claims (9)

1.一种互连延迟寄生参数的分析方法，其特征在于，包括：
步骤一：辨认电路的关键路径；
步骤二：提取关键路径的寄生参数；
步骤三：分析工艺波动对寄生参数和电路性能的影响。
2.如权利要求1所述的互连延迟寄生参数的分析方法，其特征在于，进一步包括，步骤四：提出优化工艺条件的方法，优化电路性能。
3.如权利要求1所述互连延迟寄生参数的分析方法，其特征在于，所述工艺波动指工艺制作流程时，由于工艺条件发生的漂移，导致工艺参数改变，从而造成的互连线的电学特性波动。
4.如权利要求1所述互连延迟寄生参数的分析方法，其特征在于，所述步骤一中电路的关键路径为在电路中频繁调用而且延迟过长的电路，或者产生意外几率高的线路。
5.如权利要求1所述互连延迟寄生参数的分析方法，其特征在于，所述步骤二中提取关键路径的寄生参数的方法包括以下步骤：
步骤1：进行工艺条件的实验设计；
步骤2：根据实验设计的设计方案，定义版图和参数提取所需要的工艺文件；
步骤3：结合电路版图和工艺文件分别进行集成电路版图参数的净提取，得到工艺波动下集成电路版图的版图参数；
步骤4：提取集成电路互连延迟寄生参数。
6.如权利要求5所述互连延迟寄生参数的分析方法，其特征在于，所述步骤2中工艺文件包括层信息、物理规则信息所采用的工艺信息。
7.如权利要求5所述互连延迟寄生参数的分析方法，其特征在于，所述步骤3中版图参数包括和版图邻近效应相关的版图参数。
8.如权利要求5所述互连延迟寄生参数的分析方法，其特征在于，所述步骤3中工艺文件通过软件提取和转化，获得工艺层文件。
9.如权利要求5所述互连延迟寄生参数的分析方法，其特征在于，所述步骤4中通过软件提取集成电路后道互连延迟参数，计算出电路的寄生电阻、寄生电容、寄生电感。
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