CN102479684A - 薄膜电阻器及其制造方法 - Google Patents

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Abstract

本发明涉及薄膜电阻器及其制造方法。一种形成半导体结构的方法包括：在衬底之上形成电阻器；形成与所述电阻器接触的至少一个第一接触；以及形成与所述电阻器接触的至少一个第二接触。所述电阻器被构造和设置为使电流从所述至少一个第一接触通过所述电阻器的中心部分而流到所述至少一个第二接触。所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的至少一个延伸部。所述方法包括基于所述电阻器的热扩散长度设定所述至少一个延伸部的尺寸。

Description

薄膜电阻器及其制造方法
技术领域
本发明涉及半导体结构及其制造方法，更具体而言，涉及用于降低的发热的薄膜电阻器及其制造方法。
背景技术
精确电阻器通常被用于Si基微电子集成电路芯片中。这些电阻器经常由沉积在芯片上的多晶硅层制成，但也可由绝缘体上硅(SOI)晶片中的扩散硅(Si)层制成，或者由诸如TaN或TiN的难熔金属层制成。电阻器材料通常具有高的电阻率，其总电阻受到所使用的矩形膜部分的膜厚度以及宽度和长度控制。通过R＝rho＊l/A给出电阻，其中rho为电阻率，l为矩形的长度(平行于电流的方向)，且A为截面积(厚度乘宽度)。在Si电阻器的情况下，可以通过增加电导率的掺杂剂的掺杂来设计电阻率。
然而，所有这些电阻器类型在电流流过它们时都产生热。在电阻器中产生的热通过电阻的热系数(β)而增加电阻率。通过改变多晶硅的晶粒尺寸、通过烧坏膜的部分(或全部)、通过使掺杂剂原子再分布，所产生的热也会永久地改变电阻值。这些效应限制了电阻器可容忍的电流量。除了对电阻器自身的影响，所产生的热可被传导到连接到电阻器的金属线路中，并可被传导到位于电阻器直接上方的金属线路中。附接的和附近的金属结构的发热增加了金属对电迁移的易感性，其中电迁移是响应于电流而在金属化中产生孔的过程。因此，限制通过电阻器的电流既保护了电阻器的稳定性也保护了附近的金属化的完整性。
然而，限制通过电阻器的电流与对于高性能电路而言朝向电路小型化的持续推进和朝向不断增大的电流密度的趋势相违背。也就是，对电阻器电流的发热限制与电路小型化和电路功率要求相竞争。
因此，本领域中存在克服上述缺陷和限制的需求。
发明内容
在本发明的第一方面中，一种形成半导体结构的方法包括：在衬底之上形成电阻器；形成与所述电阻器接触的至少一个第一接触；以及形成与所述电阻器接触的至少一个第二接触。所述电阻器被构造和设置为使电流从所述至少一个第一接触通过所述电阻器的中心部分而流到所述至少一个第二接触。所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的至少一个延伸部。所述方法包括基于所述电阻器的热扩散长度设定所述至少一个延伸部的尺寸。
在本发明的另一方面中，一种方法包括：在衬底之上的绝缘体层之上形成电阻器；在所述第一电阻器上的第一位置处形成第一硅化物接触；以及在所述电阻器上的第二位置处形成第二硅化物接触。所述方法还包括：形成第一接触，所述第一接触在所述第一硅化物接触之上且接触所述第一硅化物接触；形成第二接触，所述第二接触在所述第二硅化物接触之上且接触所述第二硅化物接触；形成第一互连，所述第一互连在所述第一接触之上且接触所述第一接触；以及形成第二互连，所述第二互连在所述第二接触之上且接触所述第二接触。所述第二位置不同于所述第一位置，并且所述电阻器被构造和设置为使电流从所述第一接触通过所述电阻器的中心部分而流到所述第二接触。所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的延伸部。所述延伸部被形成在与所述中心部分相同的平面中。
在本发明的又一方面中，一种半导体结构包括：在衬底之上的绝缘体层之上的电阻器；第一接触，其在第一位置处接触所述电阻器；第二接触，其在与所述第一位置不同的第二位置处接触所述电阻器；第一互连，其接触所述第一接触；以及第二互连，其接触所述第二接触。所述电阻器被构造和设置为使电流从所述第一接触通过所述电阻器的中心部分而流到所述第二接触。所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的延伸部。所述延伸部的尺寸基于所述电阻器的热扩散长度。
在本发明的再一方面中，提供了用于设计、制造或测试集成电路的在机器可读的存储介质中有形地具体化的设计结构。所述设计结构包括本发明的结构。在另外的实施例中，一种在机器可读的数据存储介质上编码的硬件描述语言(HDL)设计结构包括这样的元件，当在计算机辅助的设计系统中被处理时，该元件产生机器可执行的电阻器表示，该电阻器包括本发明的结构。在进一步另外的实施例中，提供了一种在计算机辅助设计系统中的方法，用于产生电阻器的功能设计模型。该方法包括产生所述电阻器的结构元件的功能表示。
附图说明
在下面通过本发明的示例性实施例的非限制性实例参考注视的多个附图而进行的详细描述中，描述本发明。
图1示出了电阻器面积与热阻之间的关系；
图2a和2b分别示出了电阻器的平面视图和侧视图；
图2c和2d分别示出了根据本发明的方面的电阻器的平面视图和侧视图；
图2e示出了根据本发明的方面的电阻器的顶视图；
图2f和2g分别示出了根据本发明的方面的电阻器的平面视图和侧视图；
图3-19示出了根据本发明的方面的处理步骤和结构；以及
图20是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
本发明涉及半导体结构及其制造方法，更具体而言，涉及用于降低的发热的薄膜电阻器及其制造方法。根据本发明的方面，电阻器包括横向延伸超出电阻器的接触区域之外的附加的电阻器材料(例如，扩散的硅、多晶硅、难熔金属等等)，以为电阻器提供用于热传导的较大面积而不改变电阻器的电阻。这有利地提供了电阻器的热阻的减小并因而提供了较快地降低电阻器温度的能力。在实施例中，电阻器具有提供较低热阻的扩展的热足印(footprint)。由于使Si、多晶硅或难熔金属延伸超出接触，因此这是可能的。
电阻性发热是电流通过电阻器的材料的物理结果。本发明的实施通过减小电阻器的热阻而降低了电阻器的温度，热阻的减小使热比常规电阻器在目前实现的速度更快地从电阻器传导离开。通过与电阻器和衬底Si(其用作储热器)接触的材料的热导率且通过厚度(例如，垂直高度)和横向尺寸(例如，长度和宽度)来确定特定电阻器的热阻。由此，通过材料分量和几何分量来影响电阻。
多晶硅电阻器典型地位于Si衬底上方的绝缘体层(例如，SiO2或类似材料)上。电阻器中的热通过热传导到周围的氧化物中以及从氧化物传导到Si衬底中而扩展。在电阻性发热期间产生的热可通过电阻器与衬底之间的氧化物而直接向下流动。该热也可流出电阻器的顶部和侧边缘。由此，存在从电阻器的顶部、侧部和底部热传导路径。
热阻依赖于电阻器的几何结构和周围的氧化物。对于大电阻器而言，侧部和顶部传导路径贡献相对小的热传导，而几乎所有的热通过底部路径流出(例如，通过电阻器的底表面进入邻近的绝缘体中)。在这种情况下，热阻可由Rth＝(ti/ki)/A近似，其中A为电阻器的面积，ti为电阻器与衬底之间的绝缘体的厚度，ki为绝缘体的热导率。热阻与这些电阻器的l/A成比例。该关系由图1中的曲线10示出，其中x轴表示电阻器面积，y轴表示热阻。对于其宽度和长度与ti可比的电阻器，侧部和顶部路径变为重要，并且热阻开始相对于l/A依赖性降低。
图2a示出了电阻器100的平面视图(例如，自顶向下视图)，图2b示出了电阻器100的对应侧视图。电阻器100包括在半导体结构的层中形成的电阻材料(例如，扩散的硅、多晶硅、难熔金属等等)。例如，电阻器100可由在覆于硅区域103(例如，衬底)上的氧化物层102之上形成的多晶硅构成。虽然未示出，但可在电阻器100与氧化物层102之间可选地存在附加的硅膜。
在电阻器100上方的半导体结构的层中形成金属化元件105a和105b(例如，布线或互连)。至少一个接触110a在电阻器100与第一金属化105a之间垂直地延伸，并且至少一个接触110b在电阻器100与第二金属化105b之间垂直地延伸。各接触110a和110b将电阻器置于与各自的金属化105a和105b电连通。在电阻器100的顶表面处可选地形成硅化物区域115a和115b，以提供接触110a和110b与电阻器100之间的增强的电接触。电流可从一个金属化105a通过接触110a和110b以及电阻器100而流到另一金属化105b。由此，电流基本上仅仅在接触110a与110b之间的电阻器100中流动。
电阻器100具有沿与接触110a与110b之间的电流平行的方向的长度“l”。长度“l”对应于接触110a和110b之间的距离。电阻器100具有沿与电流垂直(例如，与长度方向垂直且与长度方向在相同平面内)的方向的宽度“w”。电阻器100具有沿与长度和宽度方向正交的垂直方向的厚度“t”。电阻器100的电阻等于(rho＊长度)/(宽度＊厚度)，其中rho是电阻器100的材料的电阻率。由此，电阻器100的电阻基本上由接触110a和110b之间的电阻器100的材料成分和形状限定。
图2c和2d分别示出根据本发明的方面的电阻器200的顶视图和侧视图。在实施例中，该结构包括金属化元件205a和205b、接触210a和210b、以及可选的硅化物区域215a和215b(其类似于金属化元件105a和105b、接触110a和110b、以及可选的硅化物区域115a和115b)。电阻器200可包括在覆于硅区域203(例如，衬底)上的氧化物层202之上形成的多晶硅。虽然未示出，但可在电阻器200与氧化物层202之间可选地存在附加的硅膜。
在实施例中，电流基本上仅仅在接触210a与210b之间在电阻器200中流动。电阻器200可具有与电阻器100相同的导电长度“l”、宽度“w”和厚度“t”，这使电阻器200具有与电阻器100基本上相同的电阻。在实施例中，宽度“w”大于或等于长度“l”的十倍。例如，宽度“w”可以为约10μm，长度“l”可以为约1μm。然而，本发明不限于这些尺寸，可以在本发明的范围内使用任何合适的长度和宽度。
根据本发明的方面，电阻器200包括延伸部220a和220b。在实施例中，延伸部220a和220b沿横向方向(例如，平行于接触210a和210b之间的电流)延伸，延伸量为“E”。在另外的实施例中，延伸部220a和220b在与电阻器的中心部分(例如，电阻器的在接触210a和210b之间的电流流过的部分)相同的平面内。
根据本发明的方面，延伸部220a和220b为电阻器提供附加的区域来散热(例如，附加的热足印)。特别地，延伸部220a和220b减小电阻器200的热阻。在实施例中，电阻器200的热导率大于氧化物层202的热导率，这使热横向地扩展到延伸部220a和220b并从那里向下扩展到氧化物层202和硅203中。由此，与电阻器100相比，延伸部220a和220b为电阻器200提供增加的热面积。该增加的热面积减小了电阻器200的热阻。
根据本发明的方面，电阻器200具有与电阻器100相同的电阻，并且电阻器200具有比电阻器100低的热阻。这是因为，电阻是电阻器材料的电阻率、在接触之间的电阻器材料的传导长度“l”和截面积的函数，对于电阻器100和200，所有这些因素基本上相同。另一方面，热阻近似为Rth＝(ti/ki)/A，其中A是电阻器的面积，ti是电阻器与衬底之间的绝缘体的厚度，ki是绝缘体的热导率。由于氧化物层102和202基本上相同，因此对于电阻器100和200而言，ti和ki的值相同。然而，电阻器200的面积(A)为w＊L，其大于电阻器100的作为w＊l的面积(A)。由此，电阻器200具有比电阻器100大的热面积，这为电阻器200提供了比电阻器100低的热阻。电阻器200的较低的热阻允许电阻器200比电阻器100耗散更多的热，这允许电阻器200处理比电阻器100更高的电流，同时仍提供相同的电阻。
在实施例中，电阻器200(包括延伸部220a和220b)由掺杂的多晶硅构成，且延伸部220a和220b具有约为传导长度“l”的1.5倍的长度。这提供了电阻器200的足够大的热面积(例如，热足印)而不使电阻器200太大。本发明不限于多晶硅电阻器。替代地，可以在任何薄膜精确电阻器(例如，多晶硅、扩散的硅、诸如TaN或TiN的难熔金属等等)中利用延伸部，在这些电阻器中，电阻器材料具有高于下伏的绝缘层的热导率。
此外，本发明不限于具有传导长度“l”的1.5倍的长度的延伸区域。替代地，延伸部可具有任何希望的尺寸和形状。例如，图2e示出了电阻器200’的实施例，其中，延伸部220a’和220b’平行于电流方向(例如，平行于长度“l”)横向延伸，并且还在电阻器的中心部分230(例如，电阻器的在接触210a与210b之间的电流流过的部分)的端部周围包裹。所产生的热可流入包裹区域235，这增加了电阻器200，的热足印。包裹区域235与中心部分230之间的间隙240防止包裹区域235影响电阻。间隙240确保电流基本上仅仅在中心部分230中流动，并确保基本上没有电流流过包裹区域235。在实施例中，包裹区域235被形成在与中心部分230相同的平面内。包裹区域235允许电阻器200’被制造为窄于电阻器200，这可被用于芯片中的空间优化。可以在本发明的范围内使用延伸部的其他尺寸和形状。
在实施例中，延伸部的长度(例如，延伸部220a和220b)的长度基于电阻器材料的热扩散长度和下伏的绝缘体层的热扩散长度。热扩散长度为L＝2*sqrt(D＊时间)，其中D是材料的热扩散率。热扩散率为D＝K/ρC，其中K为材料的热导率，ρ为材料的质量密度，C为材料的热容量。对于硅，K等于约148W/(m-C)，ρ等于2.33g/cm3，C等于705J/(kg-K)。对于氧化物，K等于约0.5W/(m-C)，ρ等于2.657g/cm3，C等于699J/(kg-K)。使用这些值，氧化物的热扩散率为约2.8e-3cm2/sec，且硅的热扩散率为约0.9cm2/sec。对于5-9秒的示例性发热时间，氧化物的热扩散长度为约0.08μm，而硅的热扩散长度为约1.34μm。由此，在该实例中，相同的热量将行进通过0.225μm的氧化物且行进通过3.8μm的硅。
在图2c和2d中的以上实例中，电阻器200由多晶硅构成，氧化物层202由氧化物构成，并且氧化物层具有0.225μm的垂直厚度。因此，延伸部220a和220b具有约3.8μm的长度“E”。以该方式，根据电阻器材料的热扩散长度、氧化物层202的热扩散长度以及氧化物层202的厚度来设计延伸部220a和220b的尺寸。使长度“E”短于约3.8μm将不能充分利用热扩散长度，而使长度“E”长于约3.8μm将不必要地向电阻器添加材料(和尺寸)，这是因为过量的长度将提供热传递的收益递减。对延伸部的尺寸的该设计允许充分热耗散并且还避免使延伸部过长。
图2f和2g分别示出了根据本发明的另外的方面的电阻器200的顶视图和侧视图。更具体而言，图2f和2g示出了与图2c和2d中所示的实施例相似的实施例，但具有形成在延伸部220a和220b的上表面上的附加的硅化物层250a和250b(在图2f中未示出上覆的金属层205a和205b)。硅化物层250a和250b可以在与硅化物接触215a和215b相同的处理步骤中(以及由相同的材料)形成。在实施例中，通过在形成硅化物层250a和250b以及硅化物接触215a和215b之前在电阻器200上形成氮化物掩模255a和255b，使硅化物层250a和250b与硅化物接触215a和215b物理断开。可以在接触215a和215b之间的电阻器的中间部分上可选地形成附加的氮化物掩模255c。
根据本发明的方面，硅化物层250a和250b由于其对热传导的电子贡献而用作增强的热导体。另外，通过在氮化物掩模255a和255b下方的本征多晶硅层而与硅化物接触215a和215b电隔离，硅化物层250a和250b避免了额外的电容，如果硅化物接触215a和215b被连接到硅化物层250a和250b，延伸部将产生该额外的电容。
在实施例中，当电阻器200的电容是设计关注点时，可以省略硅化物层250a和250b，如图2c和2d中所示。硅化物层250a和250b的省略使电阻器的电阻性更强，从而当电流短时间流过电阻器时，很少的电荷流入延伸部220a和220b中，并且电阻器的总电容低于存在硅化物层250a和250b时的电阻器的总电容。
关于图2c-2f描述的示例性实施例包括多晶硅电阻器。然而，本发明不限于多晶硅电阻器，而是可以在本发明的实施中使用任何合适的薄膜电阻器。例如，可以将用于改善的热耗散的延伸部(例如，延伸部220a和220b)用于扩散的电阻器(例如，在SOI晶片的掩埋氧化物层上形成的单晶硅)，同样可用于在晶片的电介质层(例如，布线级)中形成的难熔金属电阻器(例如，TaN、TiN等等)。此外，例如，可以使用体半导体衬底，在非SOI晶片中将多晶硅电阻器和难熔金属电阻器形成为具有根据本发明的方面的延伸部。
图3-8示出了根据本发明的方面的处理步骤和结构。具体地，图3示出了被采用作为本发明的实施中的中间结构的示例性SOI晶片310。SOI晶片310具有体半导体衬底310a(其典型地为硅衬底)、形成在衬底310a上的掩埋绝缘体层310b、以及形成在掩埋绝缘体层310b上的半导体层310c(其典型地为硅层)。衬底310a和掩埋绝缘体层310b可分别类似于关于图2c和2d在上面描述的衬底203和绝缘体层202。使用本领域技术人员公知的技术制造SOI晶片310。例如，可以通过包括但不限于氧注入法(例如SIMOX)、晶片接合法等等的常规工艺形成SOI晶片310。
可以基于半导体器件的希望最终用途应用来选择SOI晶片310的构成材料。例如，衬底310a可以由包括但不限于Si、SiGe、SiGeC、SiC、GE合金、GaAs、InAs、InP、以及其他III/V或II/VI化合物半导体的任何合适材料构成。掩埋绝缘体层310b可以由诸如SiO2的氧化物构成，并且可被称为掩埋氧化物(BOX)层310b。此外，虽然SOI晶片被称为“绝缘体上硅”，但半导体层310c不限于硅。替代地，半导体层310c可以由诸如Si、SiGe、SiC、SiGeC的各种半导体材料构成。
在实施例中，SOI晶片310具有约700μm的厚度，其中BOX层310b具有约0.15μm的厚度，半导体层310c具有约0.08μm的厚度。然而，本发明不限于这些尺寸，基于最终半导体器件的目的用途，SOI晶片的各部分可具有任何希望的厚度。
使用常规半导体制造技术和浅沟槽隔离(STI)材料，在晶片310中形成一个或多个STI结构311，该STI材料局域地取代硅层310c的一部分。根据本发明的方面，在STI结构311之上形成电阻器312。在实施例中，电阻器312包括导电掺杂的多晶硅，并且是使用常规的半导体处理技术形成的，这些常规的半导体处理技术为例如化学气相沉积(CVD)、光刻构图、离子注入等等。
图4示出了根据本发明的方面在电阻器312上的硅化物接触314的形成。硅化物接触314类似于硅化物接触215a和215b，并且可使用常规半导体处理步骤形成。例如，可以通过在电阻器312的多晶硅上沉积诸如钴、钛、钨或镍的金属膜并退火该结构以产生硅化物而形成硅化物接触314。
如图4所示，电阻器312包括从硅化物接触314向外横向延伸的延伸部312a。在实施例中，延伸部312a类似于延伸部220a和220b，这是因为它们提供在接触314之间的电阻器部分312b的外部的增加的热足印。在实施例中，电阻器312类似于电阻器200，这是因为，其具有远大于其长度“l”的宽度“w”(例如，w＞＞l)，从而从电阻器部分312b到由延伸部312a形成的扩展的足印的热路径短。在实施例中，依赖于总体结构的设计，电阻器312具有约10μm的宽度“w”、约1μm的在接触314之间的长度“l”和约0.1μm的厚度“t”。然而，电阻器312不限于这些尺寸，可以在本发明的范围内使用任何合适的尺寸。
此外，根据本发明的方面，可以以与本文中已经描述的方式相似的方式，基于电阻器312的热扩散长度、BOX层310b的热扩散长度以及BOX层310b的厚度而设计延伸部312a的尺寸和形状。在实施例中，延伸部312a具有约1.5倍于长度“l”的长度“E”，以确保通过延伸部312a提供充分的热面积以进行附加的热耗散。在另外的实施例中，基于电阻器312的热扩散长度、BOX层310b的热扩散长度以及BOX层310b的厚度而设计长度“E”。例如，BOX层310b可以由氧化物构成并具有约0.225μm的厚度，且电阻器312(包括延伸部312a)可由多晶硅构成，并且延伸部312a具有约3.8μm的长度“E”。
图5示出了在半导体层310c、电阻器312和硅化物接触314之上的绝缘体层316的形成。绝缘体层316可以为二氧化硅(SiO2)或任何其他合适的绝缘体材料。绝缘体层316可以以诸如CVD的任何常规方式形成。
图6示出了在绝缘体层316中的沟槽320的形成。沟槽320可以以任何希望的方式形成。例如，可以通过掩蔽结构并进行具有化学试剂的定向蚀刻来形成沟槽320，该化学试剂选择性地去除绝缘体层316的暴露部分，例如，绝缘体层316的未被掩模保护的部分。
图7示出了在沟槽中的接触322的形成以及在接触322和绝缘体层316之上的金属层324的形成。在实施例中，以诸如CVD的任何常规方式形成接触322。接触322可以为钨或任何其他希望的导电材料。在实施例中，接触322可以为多个过孔的形式(例如，具有依赖于技术的最小直径(例如0.25μm的直径)的小柱的阵列)或固体条(solid bar)的形式。在实施例中，以诸如CVD和构图的任何常规方式形成金属层324。金属层324可以为铜(Cu)或任何其他希望的导电材料的层。如图7所示，延伸部312a从接触322向外沿横向方向延伸，以为电阻器312提供用于增强的热耗散的扩展的热足印。
图8示出了级间电介质(ILD)328的形成。在实施例中，可以使用常规半导体制造技术形成ILD 328，并且ILD 328可以由诸如二氧化硅(SiO2)、原硅酸四乙酯(TEOS)、硼磷硅酸盐玻璃(BPSG)、氢硅倍半环氧乙烷(hydrogen silsesquioxane，HSQ)等等的任何合适的电介质材料构成。
图9-11示出了根据本发明的方面的处理步骤和结构。具体地，图9示出了示例性SOI晶片310，SOI晶片310包括半导体衬底310a、在衬底310a上的掩埋绝缘体层310b、以及在掩埋绝缘体层310b上的半导体层310c。图9中的SOI晶片310类似于上面关于图3描述的SOI晶片310。
图10示出了在半导体层310c中的扩散的电阻器(也称为扩散电阻器)400的形成。可以使用常规扩散电阻器技术形成扩散电阻器400，常规扩散电阻器技术例如为，掩蔽半导体层310c的电阻器部分405、在电阻器部分405的任一侧在半导体层310c中蚀刻沟槽、用诸如STI材料的绝缘体材料填充沟槽、去除掩模和过量的沟槽填充物、以及在电阻器部分405中进行离子注入。这些步骤导致形成被隔离区域407限制的扩散电阻器400。
在实施例中，扩散电阻器400作为仅仅通过掩埋氧化物层310b而与衬底310a分隔的单晶硅(例如，半导体层310c的单晶硅)开始。扩散掺杂可被用作离子注入的备选。在电阻区域中使用的掺杂剂类型可以包括例如N型和P型掺杂剂。扩散电阻器中的接触区域可具有与电阻区域相同的掺杂剂类型，并且可具有比电阻区域高的掺杂剂浓度。电阻区域的部分未被掺杂或者被掺杂为比接触区域低的浓度以获得高电阻值。在未掺杂状态下，低固定电荷密度允许高电阻。
图11示出了在已进行了多个半导体处理步骤之后的电阻器400。在实施例中，在扩散电阻器400的上表面处形成硅化物接触414。可以以与硅化物接触314类似的方式形成硅化物接触414。在扩散电阻器400和隔离区域407上形成绝缘体层416。可以使用诸如SiO2的CVD的常规技术和材料形成绝缘体层。以与接触322、金属层324和ILD 328类似的方式形成接触422、金属层424和ILD 428。
根据本发明的方面，扩散电阻器400包括从接触422向外横向延伸的延伸部400a，以为电阻器400提供用于增强的热耗散的扩展的热足印。在实施例中，延伸部400a具有长度“E”，长度“E”是接触422之间的长度“l”的至少1.5倍，以便提供足够的热面积来增加电阻器400的热耗散。在另外的实施例中，基于电阻器400的热扩散长度、BOX层310b的热扩散长度和BOX层310b的厚度来设计长度“E”。例如，BOX层310b可由氧化物构成并具有约0.225μm的厚度，并且延伸部400a可具有约3.8μm的长度“E”。
图12和13示出了根据本发明的方面的处理步骤和结构。具体地，图12示出了在衬底(未示出)之上的包括夹在ILD层515与525之间的布线层520的层510之上形成的难熔金属电阻器500。电阻器500可被形成在层510内的任何希望位置处，并通过实例的方式仅仅被示出为形成在ILD层515上，该ILD层515位于布线层520和另一ILD层525之上。ILD层515和525可由包括但不限于SiO2、TEOS、BPSG、HSQ等等的任何合适的电介质材料构成。布线层520可由诸如铜或铝的任何希望的金属和/或合金构成。
在实施例中，电阻器500由诸如氮化钽(TaN)或氮化钛(TiN)的难熔金属构成，并使用CVD形成。本发明不限于这些材料和工艺，可以在本发明的范围内使用任何合适的材料和制造工艺。
如图13所示，在电阻器500之上形成ILD层530，在ILD层530中形成接触540，将金属互连550形成在ILD层530上且与接触540直接接触，并且在金属互连550之上形成另一ILD层560。可以使用本文中已经描述的工艺和材料形成接触540、金属互连550以及ILD层530和560。
根据本发明的方面，电阻器500包括从接触540向外横向延伸的延伸部500a，以便为电阻器500提供用于增强的热耗散的扩展的热足印。在实施例中，延伸部500a具有长度“E”，长度“E”是接触540之间的长度“l”的至少1.5倍，以便提供足够的热面积来增加电阻器500的热耗散。在另外的实施例中，基于各部件的热扩散长度来设计长度“E”，如本文中所述。可将电阻器500用于SOI和非SOI(例如，体硅)晶片，这是因为电阻器500被形成在衬底之上的布线级中。
关于图3-8描述的多晶硅电阻器312被用于SOI晶片。根据本发明的方面，还可以以没有掩埋绝缘体(例如，掩埋氧化物)层的体半导体(例如，非SOI)技术实施多晶硅电阻器312。更具体地，图14示出了由例如硅构成的体半导体衬底600。
图15示出了在衬底600内的隔离区域605的形成。隔离区域605可以由诸如SiO2的任何合适的绝缘体构成。可以以类似于关于图3描述的STI结构311的方式形成隔离区域605。例如，可以通过掩蔽衬底600、通过蚀刻在衬底中形成沟槽、以及用SiO2或其他绝缘体材料填充沟槽，形成隔离区域605。在实施例中，隔离区域605具有约0.25μm的厚度，但可具有在本发明的范围内的任何希望的厚度。
如图16所示，在形成隔离区域605之后，可以如以上关于图3-8描述的那样进行处理。即，可以在隔离区域605上形成多晶硅电阻器312。并且，以与以上关于图3-8描述的方式形成硅化物接触314、绝缘体层316、接触322、金属324和ILD 328。如图16所示，电阻器312可具有从接触322向外沿横向方向延伸的延伸部312a，以便为电阻器312提供用于增强的热耗散的扩展的热足印。
如上所述，可以使用STI工艺和材料形成隔离区域605。备选地，可以使用具有约到约
Figure BDA0000108234890000142
的厚度的厚栅极电介质或者使用具有小于的薄栅极电介质形成隔离区域605。
备选地，在栅极电介质型隔离区域的情况下，可以在衬底600的顶表面中直接形成栅极电介质材料层而不在衬底中形成沟槽。在栅极电介质材料层上形成多晶硅层，并使用标准技术(例如光刻掩蔽和蚀刻)构图多晶硅和栅极电介质材料，以在衬底600上形成多晶硅电阻器312和栅极电介质640，如图17所示。如图17中另外示出的，还可使用本文中描述的工艺形成硅化物接触314、绝缘体层316、接触322、金属层324以及ILD 328。
图18和19分别示出了根据本发明的方面的另一电阻器的顶视图和侧视图。可以以以上关于图14-16描述的相同方式形成图18和19中所示的结构，但另外还形成热沉(heat sink)755和热沉接触760。根据本发明的方面，热沉755将热从电阻器312的中心提取出去，以辅助冷却电阻器312。在实施例中，在绝缘体层316顶上使用合适的掩蔽和沉积技术在与金属层324相同的步骤中形成热沉755。
根据本发明的方面，热沉接触760从与热沉755的直接接触延伸到与衬底600的直接接触，并提供到衬底600的附加热传导路径。可以以任何合适的方式，例如当形成每层时在衬底上方的各层中形成对准的过孔或接触，形成热沉接触760。例如可以以与扩散接触相同的方式但省略扩散步骤来形成这样的接触。
当电阻器312的宽度“w”(例如，垂直于电流)不大于传导长度“l”(例如，平行于电流)时，热沉755特别有用。例如，当电阻器312具有约1μm的宽度“w”和约10μm的长度“l”时，由于扩散路径的超出接触322的长度远大于电阻器312具有约10μm的宽度“w”和约1μm的长度“l”的情况，使用延伸部312a来产生大于电阻器312的热足印较低效。因此，热可通过热沉755而从电阻器的中心被提取并使用接触760而被传导到衬底。
图20是在半导体设计、制造和/或测试中使用的设计过程的流程图。图20示出了例如用于半导体IC逻辑设计、模拟、测试、布图(layout)以及制造的示例性设计流程900的框图。设计流程900包括用于处理设计结构或器件的过程、机器和/或机制以产生上面所述并在图2a-19中所示的设计结构和/或器件的逻辑或功能上等价的表示。由设计流程900处理和/或产生的设计结构被编码在机器可读的传输或存储介质上以包括这样的数据和/或指令，当其在数据处理系统上执行或处理时，产生在逻辑上、结构上、机械上或功能上等价的硬件部件、电路、器件或系统的表示。机器包括但不限于在IC设计过程中，例如设计、制造或模拟电路、部件、器件或系统时使用的任何机器。例如，机器包括：光刻机、用于产生掩模的机器和/或设备(例如，e束书写器)、用于模拟设计结构的计算机或设备、在制造或测试过程中使用的任何装置、或者用于将设计结构的功能上等价的表示编程到任何介质中的任何机器(例如，用于编程可编程门阵列的机器)。
设计流程900可以依赖于所设计的表示的类型而变化。例如，用于构建专用集成电路(ASIC)的设计流程不同于用于设计标准部件的设计流程900或用于将设计例示(instantiate)到可编程阵列中(例如，由
Figure BDA0000108234890000151
或
Figure BDA0000108234890000152
提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))的设计流程900。
图20示例了包括优选由设计过程910处理的输入设计结构920的多个这样的设计结构。设计结构920可以为由设计过程910产生和处理的逻辑模拟设计结构以产生硬件器件的逻辑上等价的功能表示。设计结构920还可以(或备选地)包括数据和/或程序指令，当由设计流程910进行处理时，该数据和/或程序指令可以产生硬件器件的物理结构的功能表示。不管表示功能和/或结构设计特征，使用如由核心开发者/设计者实施的电子计算机辅助设计(ECAD)来产生设计结构920。当设计结构920被编码在机器可读的数据传输、门阵列、或存储介质上时，可以在设计过程910内通过一个或多个硬件和/或软件模块来访问和处理设计结构920，从而模拟或在功能上表示诸如在图2a-19中示出的那些的电子部件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可包括文件或其他数据结构，其包括人和/或机器可读的源代码、编译结构、和计算机可执行的代码结构，当其被设计或模拟数据系统处理时，可以在功能上模拟或表示硬件逻辑设计的电路或其他层。这样的数据结构可包括硬件描述语言(HDL)设计实体或与诸如Verilog和VHDL的较低级HDL设计语言和/或诸如C或C++的较高级设计语言一致和/或匹配的其他数据结构。
设计过程910优选采用和并入硬件和/或软件模块，以合成、翻译或处理在图2a-19中示出的部件、电路、器件或逻辑结构的设计/模拟功能等价物，从而产生包含诸如设计结构920的设计结构的网表980。网表980可包括例如表示布线、分立部件、逻辑门、控制电路、I/O器件、模型等等的列表的经编译或处理的数据结构，其描述了与集成电路设计中的其他部件和电路的连接。使用迭代过程来合成网表980，在该迭代过程中，依赖于器件的设计规范和参数重复合成网表980一次或多次。与这里描述的其他设计结构类型相同，网表980被记录在机器可读的数据存储介质上或被编程到可编程门阵列中。介质可以为非易失性存储介质，例如，磁盘或光盘驱动器、可编程门阵列、压缩闪存或其他闪速存储器。附加地或备选地，介质可以为系统或高速缓冲存储器、缓冲空间、或者电或光导器件和材料(在该介质上，通过互联网或其他适宜的联网装置可以传输并中间存储数据包)。
设计过程910可包括用于处理包括网表980的各种输入数据结构类型的硬件和软件模块。例如，这样的数据结构类型可以位于库(library)部件930内并包括公共使用的部件、电路和器件的组，其包括用于给定制造技术(例如，不同的技术节点，32nm、45nm、90nm等)的模型、版图和符号表示。数据结构类型还可包括设计规范940、表征数据950、验证用数据960、设计规则970以及测试数据文件985，该测试数据文件985可包括输入测试图形、输出测试结果以及其他测试信息。例如，设计过程910可以进一步包括标准机械设计过程，例如应力分析、热分析、机械事件模拟、用于诸如铸造、模制和模压成形的操作的工艺模拟等。在不背离本发明的精神和范围的情况下，机械设计领域的普通技术人员可以理解在设计过程910中使用的可能的机械设计工具和应用的范围。设计过程910还可包括用于进行标准电路设计过程(例如，时序分析、验证、设计规则检查、位置和布线操作等等)的模块。
设计过程910采用和并入逻辑和物理设计工具(例如HDL编译器和模拟模型构建工具)，以处理设计结构920与某些或所有的所描述的支撑数据结构以及任何附加的机械设计或数据(如果适用)，从而产生第二设计结构990。
设计结构990位于存储介质或可编程门阵列上，并具有用于交换机械器件和结构的数据的数据格式(例如，存储在IGES、DXF、Parasolid XT、JT、DRG中的信息，或用于存储或提取(render)这样的机械设计结构的任何其他适宜的格式)。与设计结构920相似地，设计结构990优选包括一个或多个文件、数据结构、或其他计算机编码的数据或指令，其位于传输或数据存储介质上，并且当被ECAD系统处理时，可以产生图1-20中所示的本发明的一个或多个实施例的逻辑上或功能上等价的形式。在一个实施例中，设计结构990可包括经编译的、可执行的HDL模拟模型，该模型可以在功能上模拟图2a-19中所示的器件。
设计结构900还可采用用于交换集成电路的版图数据的数据格式和/或符号数据格式(例如，存储在GDSII(GDS2)、GL1、OASIS、映像文件(map file)中的信息、或用于存储这样的设计数据结构的任何其他适宜的格式)。设计结构990可包括信息，例如，符号数据、映像文件、测试数据文件、设计内容文件、制造数据、版图参数、布线、金属层、过孔、形状、用于通过制造线路布线的数据、以及制造者或其他设计者/开发者所需要的任何其他数据，以产生上面所描述的并在图1-20中示出的器件或结构。然后设计结构990进入阶段995，在该阶段，例如，设计结构990进而流片(tape-out)，交付制造，交付掩模工厂，发送到另一设计工厂，发送回客户等。
如上所述的方法用于制造集成电路芯片。制造商以原晶片形式(即，作为具有多个未封装的芯片的单晶片)、作为裸芯或以封装形式发送所产生的集成电路芯片。在后一情况下，芯片被安装在单芯片封装(例如塑料载体，其中引线被附到母板或其他更高级载体)中或者被安装在多芯片封装(例如陶瓷载体，其具有任一或两个表面互连或掩埋的互连)中。在任何情况下，芯片接着与其他芯片、分立电路元件和/或其他信号处理器件集成来作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以为包括集成电路芯片的任何产品，其范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。
本文中使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本发明。本文中使用的单数形式的“一”、“一个”和“该”旨在也包括复数形式，除非上下文中明确地另有规定。还应理解，在用于该说明书中时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。
在权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等价物(如果存在)旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变体对于本领域的技术人员是显而易见的。为了最好地解释本发明的原理和实际应用，且为了使本领域的其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了实施例。因此，虽然关于实施例描述了本发明，但本领域的技术人员将认识到，可以以修改且在所附权利要求的精神和范围内实施本发明。

Claims (20)

1.一种形成半导体结构的方法，包括：
在衬底之上形成电阻器；
形成与所述电阻器接触的至少一个第一接触；以及
形成与所述电阻器接触的至少一个第二接触；
其中所述电阻器被构造和设置为使电流从所述至少一个第一接触通过所述电阻器的中心部分而流到所述至少一个第二接触；
所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的至少一个延伸部；以及
形成所述电阻器包括基于所述电阻器的热扩散长度设定所述至少一个延伸部的尺寸。
2.根据权利要求1的方法，其中形成所述电阻器包括在所述衬底之上的绝缘体层之上形成所述电阻器。
3.根据权利要求2的方法，其中设定所述延伸部的尺寸包括基于所述电阻器的热扩散长度、所述绝缘体层的热扩散长度和所述绝缘体层的厚度来设定所述至少一个延伸部的尺寸。
4.根据权利要求1的方法，其中：
所述衬底被包括在绝缘体上硅(SOI)晶片中；
所述SOI晶片包括在所述衬底上的掩埋绝缘体层和在所述掩埋绝缘体层上的硅膜；以及
形成所述电阻器包括在取代所述硅膜的一部分的绝缘体层上形成多晶硅电阻器。
5.根据权利要求1的方法，其中：
所述衬底被包括在绝缘体上硅(SOI)晶片中；
所述SOI晶片包括在所述衬底上的掩埋绝缘体层和在所述掩埋绝缘体层上的硅膜；以及
形成所述电阻器包括在所述硅膜中形成扩散电阻器。
6.根据权利要求1的方法，其中形成所述电阻器包括在所述衬底之上的布线级中形成难熔金属电阻器。
7.根据权利要求1的方法，其中所述衬底包括体半导体衬底，并且形成所述电阻器包括：
在所述体半导体衬底的顶表面中形成沟槽；
用绝缘体材料填充所述沟槽；以及
在所述绝缘体材料上形成多晶硅电阻器。
8.根据权利要求1的方法，其中所述衬底包括体半导体衬底，并且形成所述电阻器包括：
在所述体半导体衬底的顶表面上形成栅极电介质材料层；以及
在所述栅极电介质材料层上形成多晶硅电阻器。
9.根据权利要求1的方法，还包括在所述电阻器的所述中心部分之上形成热沉。
10.根据权利要求9的方法，还包括形成从所述热沉延伸到所述衬底的至少一个热沉接触。
11.根据权利要求1的方法，还包括：
在所述电阻器上形成至少一个硅化物接触，其中所述至少一个硅化物接触直接接触所述至少一个第一接触和所述至少一个第二接触中的一个；以及
在所述至少一个延伸部上形成硅化物。
12.根据权利要求11的方法，还包括在所述至少一个硅化物接触与在所述至少一个延伸部上的所述硅化物之间形成阻挡结构，以便所述至少一个延伸部上的所述硅化物不直接接触所述至少一个硅化物接触。
13.根据权利要求1的方法，其中：
所述至少一个延伸部包括在所述电阻器的所述中心部分的端部周围包裹的包裹部；以及
在所述包裹部与所述电阻器的所述中心部分之间具有间隙。
14.根据权利要求1的方法，其中所述至少一个延伸部被形成在与所述电阻器的所述中心部分相同的平面中。
15.一种制造半导体结构的方法，包括：
在衬底之上的绝缘体层之上形成电阻器；
在所述第一电阻器上的第一位置处形成第一硅化物接触；
在所述电阻器上的第二位置处形成第二硅化物接触；
形成第一接触，所述第一接触在所述第一硅化物接触之上且接触所述第一硅化物接触；
形成第二接触，所述第二接触在所述第二硅化物接触之上且接触所述第二硅化物接触；
形成第一互连，所述第一互连在所述第一接触之上且接触所述第一接触；以及
形成第二互连，所述第二互连在所述第二接触之上且接触所述第二接触；
其中所述第二位置不同于所述第一位置，并且所述电阻器被构造和设置为使电流从所述第一接触通过所述电阻器的中心部分而流到所述第二接触；
所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的延伸部；以及
所述延伸部被形成在与所述中心部分相同的平面中。
16.根据权利要求15的方法，其中形成所述电阻器包括基于所述电阻器的热扩散长度、所述绝缘体层的热扩散长度和所述绝缘体层的厚度来设定所述至少一个延伸部的尺寸。
17.一种半导体结构，包括：
在衬底之上的绝缘体层之上的电阻器；
第一接触，其在第一位置处接触所述电阻器；
第二接触，其在与所述第一位置不同的第二位置处接触所述电阻器；
第一互连，其接触所述第一接触；以及
第二互连，其接触所述第二接触；
其中所述电阻器被构造和设置为使电流从所述第一接触通过所述电阻器的中心部分而流到所述第二接触；
所述电阻器包括沿与所述电流平行的方向从所述中心部分向外横向延伸的延伸部；以及
所述延伸部的尺寸基于所述电阻器的热扩散长度。
18.根据权利要求17的结构，还包括：
在所述中心部分之上的热沉；以及
至少一个热沉接触，其从所述热沉延伸到所述衬底。
19.根据权利要求17的结构，还包括：
在所述第一和第二接触处的所述电阻器上的硅化物接触；以及
所述延伸部上的硅化物，其中所述延伸部上的所述硅化物不接触所述硅化物接触。
20.根据权利要求17的结构，其中：
所述延伸部包括在所述电阻器的所述中心部分的端部周围包裹的包裹部；以及
在所述包裹部与所述电阻器的所述中心部分之间具有间隙。
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