CN102455955A - 双处理器开机系统 - Google Patents

Abstract

本发明提供一种双处理器开机系统，其包括集成南桥、第一中央处理器、第二中央处理器及控制切换模块，该控制切换模块与集成南桥电性连接，该控制切换模块通过检测第一中央处理器产生的安装识别信号及运行状况信号以产生一控制信号，进而使控制切换模块电性连接于第一中央处理器或第二中央处理器。该双处理器开机系统可在第一中央处理器出现异常时通过第二中央处理器正常开机，使用方便。

Description

双处理器开机系统

技术领域

本发明涉及一种开机系统，尤其涉及一种双处理器开机系统。

背景技术

为提高系统整体处理效率及系统工作稳定性，目前很多计算机等终端服务器均采用双处理器设计。在该类双处理器系统中，通常指定一中央处理器(Central processing unit，CPU)作为启动捆绑处理器(Boot Strap processor，BSP)，其通过直接媒体接口(Direct Media Interface，DMI)总线电性连接至集成南桥(Patsburg)，而作为B S P的CPU与另一CPU则通过快速通道互联技术(Quick Path Interconnect，QPI)相互电性连接。然而，此类连接方式中只有作为BSP的CPU保持正常工作时，系统才可以执行开机程序。若作为BSP的CPU发生故障或未建立有效电性连接时，系统将无法开机，此时即使另一CPU功能正常，也无法暂时代替作为BSP的CPU执行开机工作。

发明内容

鉴于以上情况，有必要提供一种便于终端设备开机的双处理器开机系统。

一种双处理器开机系统，其包括集成南桥、第一中央处理器、第二中央处理器及控制切换模块，该控制切换模块与集成南桥电性连接，该控制切换模块通过检测第一中央处理器产生的安装识别信号及运行状况信号以产生一控制信号，进而使控制切换模块电性连接于第一中央处理器或第二中央处理器。

一种双处理器开机系统，其包括集成南桥、第一中央处理器、第二中央处理器及控制切换模块，该控制切换模块与集成南桥电性连接，该控制切换模块包括第一非门、与门和切换开关，该第一非门包括一输入端及一输出端，该与门包括二输入端及一输出端，该第一非门的输入端与第一中央处理器电性连接，该第一非门的输出端与与门的一输入端电性连接，该与门的另一输入端与第一中央处理器电性连接，该与门的输出端与切换开关电性连接，该切换开关切换于第一中央处理器和第二中央处理器之间。

上述的双处理器开机系统通过设置控制切换模块，以使集成南桥通过控制切换模块可选择地导通于第一中央处理器和第二中央处理器，以在第一中央处理器出现异常时通过第二中央处理器正常开机。

附图说明

图1为本发明较佳实施方式的双处理器开机系统之电路图；

图2为图1所示的双处理器开机系统的第一中央处理器正常运行时的电路图；

图3为图1所示的双处理器开机系统的第一中央处理器未安装时的电路图；

图4为图1所示的双处理器开机系统的第一中央处理器未启动时的电路图；

图5为图1所示的双处理器开机系统的第一中央处理器运行异常时的电路图；

图6为图1所示的双处理器开机系统的时钟芯片使能模块使能时的电路图。

主要元件符号说明

双处理器开机系统    100

集成南桥            10

时钟芯片            20

第一中央处理器      30

第二中央处理器      40

控制切换模块        50

第一非门            52

与门                54

切换开关            56

时钟芯片使能模块    60

或门                62

第二非门            64

具体实施方式

请参阅图1及图2，本发明的较佳实施方式提供一种双处理器开机系统100，其用于启动一终端设备(如计算机，图未示)。该双处理器开机系统100包括集成南桥(Patsburg)10、时钟芯片20、第一中央处理器30、第二中央处理器40、控制切换模块50及时钟芯片使能模块60，该集成南桥10、时钟芯片20、第一中央处理器30、第二中央处理器40、控制切换模块50和时钟芯片使能模块60均设置于终端设备的主板(图未示)上。

该集成南桥10用以向第一中央处理器30和第二中央处理器40分别传送供电使能信号CPU1-vtt-pwrgd和CPU2-vtt-pwrgd，以通过主板上的电源芯片(图未示)为第一中央处理器30和第二中央处理器40供电。同时，该集成南桥10用以为第一中央处理器30和/或第二中央处理器40提供复位信号。

该时钟芯片20同时与第一中央处理器30和第二中央处理器40电性连接，以将晶振(图未示)产生的频率通过升频电路或降频电路升高或降低后为第一中央处理器30和/或第二中央处理器40提供时钟信号。

该第一中央处理器30和第二中央处理器40通过QPI相互电性连接。当该第一中央处理器30和第二中央处理器40收到时钟芯片20传送的时钟信号和集成南桥10传送的复位信号后，二者即开始工作。该第一中央处理器30和第二中央处理器40均用以向基本输入输出系统(Basic Input Output System，BIOS)芯片(图未示)发出寻址指令，以通过BIO S芯片加载操作系统引导程序，进而实现终端设备正常开机启动。在本实施例中，以第一中央处理器30为启动捆绑处理器，其启动程序优先级高于第二中央处理器40。该第一中央处理器30包括一安装识别端子(图未示)。当该第一中央处理器30安装于主板上时，安装识别端子自动拉低，产生低电平的安装识别信号CPU1-skt。同时，第一中央处理器30将触发一运行状况信号CPU1-fail，当该第一中央处理器30正常运行时，该运行状况信号CPU1-fail为高电平，在损坏或出现运行异常时，该运行状况信号CPU1-fail为低电平。

该控制切换模块50通过DMI总线同时电性连接于集成南桥10、第一中央处理器30和第二中央处理器40。该控制切换模块50包括第一非门52、与门54和切换开关56。该第一非门52包括一输入端及一输出端，该与门54包括二输入端及一输出端。该第一非门52的输入端与第一中央处理器30的安装识别端子电性连接，以接收该安装识别端子传送的低电平安装识别信号CPU1-skt，该第一非门52的输出端与与门54的一输入端电性连接，该与门54的另一输入端用以接收由第一中央处理器30触发的运行状况信号CPU1-fail，该与门54的输出端与切换开关56电性连接，以向切换开关56输出一控制信号，进而通过切换开关56的切换使集成南桥10与第一中央处理器30或第二中央处理器40电性连接。具体地，当与门54的输出端输出高电平控制信号时，切换开关56电性连接至第一中央处理器30，当与门54的输出端输出低电平控制信号时，切换开关56电性连接至第二中央处理器40。

该时钟芯片使能模块60为低电平使能，其包括或门62及第二非门64。该或门62包括二输入端及一输出端，该第二非门64包括一输入端及一输出端。该或门62的二输入端分别用以检测集成南桥10传送的供电使能信号CPU1-vtt-pwrgd和CPU2-vtt-pwrgd，该或门62的输出端与第二非门64的输入端电性连接，该第二非门64的输出端与时钟芯片20电性连接，以向时钟芯片20输出一控制信号，进而控制时钟芯片20向第一中央处理器30和/或第二中央处理器40提供时钟信号。

请结合参阅图2-6说明本发明的双处理器开机系统100的工作原理：

请参阅图2，当第一中央处理器30和第二中央处理器40同时安装于主板，且二者均正常运行时，该安装识别端子产生低电平的安装识别信号CPU1-skt(L)并传送至第一非门52的输入端，该与门54的另一输入端接收由第一中央处理器30处发的高电平运行状况信号CPU1-fail(H)。其后，该与门54输出一高电平控制信号(H)，以使切换开关56切换至第一中央处理器30，进而使集成南桥10通过控制切换模块50与第一中央处理器30电性连接，此即为第一中央处理器30作为启动捆绑处理器的默认模式。可以理解，此时第二中央处理器40不安装或者无法使用时，集成南桥10与第一中央处理器30的连接状态均不受影响。

请参阅图3，当只将第二中央处理器40安装于主板，且正常运行时，由于侦测不到第一中央处理器30的安装识别端子，第一非门52的输入端将接收一高电平信号(H)，此时与门54输出一低电平控制信号(L)，以使切换开关56切换至第二中央处理器40，进而使集成南桥10通过控制切换模块50与第二中央处理器40电性连接。

请参阅图4，当第一中央处理器30和第二中央处理器40同时安装于主板，且第一中央处理器30损坏/未启动时，该安装识别端子产生低电平安装识别信号CPU1-skt(L)并传送至第一非门52的输入端，同时，该运行状况信号CPU1-fail为低电平(L)，故与门54输出一低电平控制信号(L)，以使切换开关56切换至第二中央处理器40。

请参阅图5，第一中央处理器30和第二中央处理器40同时安装于主板，且二者均正常运行时，该集成南桥10通过控制切换模块50与第一中央处理器30电性连接。当第一中央处理器30在运行过程中出现异常时，运行状况信号CPU1-fail从高电平(H)跳变为低电平(L)，此时与门54输出一低电平控制信号(L)，以使切换开关56切换至第二中央处理器40，进而使集成南桥10通过控制切换模块50与第二中央处理器40电性连接。

请参阅图6，在时钟信号处理方面，当或门62的二输入端检测到集成南桥10传送的供电使能信号CPU1-vtt-pwrgd或CPU2-vtt-pwrgd时，即视为高电平(H)。如只检测到供电使能信号CPU1-vtt-pwrgd，则将CPU1-vtt-pwrgd  视为高电平(H)，CPU2-vtt-pwrgd视为低电平(L)，此时经第二非门64的输出端输出低电平(L)控制信号以控制时钟芯片20向第一中央处理器30提供时钟信号。

本发明通过在主板上新增控制切换模块50和时钟芯片使能模块60，以使集成南桥10通过控制切换模块50可选择地导通于第一中央处理器30或第二中央处理器40，同时通过时钟芯片使能模块60为第一中央处理器30或第二中央处理器40提供时钟信号。该双处理器开机系统100在作为捆绑处理器的第一中央处理器30出现异常时仍能通过第二中央处理器40执行开机工作。

Claims (10)

1.一种双处理器开机系统，其包括集成南桥、第一中央处理器及第二中央处理器，其特征在于：所述双处理器开机系统还包括控制切换模块，该控制切换模块与集成南桥电性连接，该控制切换模块通过检测第一中央处理器产生的安装识别信号及运行状况信号以产生一控制信号，进而使控制切换模块电性连接于第一中央处理器或第二中央处理器。

2.如权利要求1所述的双处理器开机系统，其特征在于：所述第一中央处理器包括安装识别端子，以产生安装识别信号，所述控制切换模块包括第一非门、与门和切换开关，该第一非门包括一输入端及一输出端，该与门包括二输入端及一输出端，该第一非门的输入端与安装识别端子电性连接，该第一非门的输出端与与门的一输入端电性连接，该与门的另一输入端用以接收第一中央处理器触发的运行状况信号，该与门的输出端与切换开关电性连接。

3.如权利要求2所述的双处理器开机系统，其特征在于：当所述与门的输出端输出高电平控制信号时，切换开关电性连接至第一中央处理器，当与门的输出端输出低电平控制信号时，切换开关电性连接至第二中央处理器。

4.如权利要求2所述的双处理器开机系统，其特征在于：当所述第一中央处理器被安装时，所述安装识别信号为低电平；当所述第一中央处理器未被安装时，所述安装识别信号为高电平。

5.如权利要求2所述的双处理器开机系统，其特征在于：当所述第一中央处理器正常运行时，所述运行状况信号为高电平；当第一中央处理器运行异常时，所述运行状况信号为低电平。

6.如权利要求1所述的双处理器开机系统，其特征在于：所述双处理器开机系统还包括时钟芯片及时钟芯片使能模块，该时钟芯片与第一中央处理器及第二中央处理器电性连接，该时钟芯片使能模块采集集成由南桥发送的供电使能信号，以通过时钟芯片为第一中央处理器或第二中央处理器提供时钟信号。

7.如权利要求6所述的双处理器开机系统，其特征在于：所述时钟芯片使能模块包括或门及第二非门，该或门包括二输入端及一输出端，该第二非门包括一输入端及一输出端，该或门的二输入端分别用以采集供电使能信号，该或门的输出端与第二非门的输入端电性连接，该第二非门的输出端与时钟芯片电性连接。

8.一种双处理器开机系统，其包括集成南桥、第一中央处理器及第二中央处理器，其特征在于：所述双处理器开机系统还包括控制切换模块，该控制切换模块与集成南桥、第一中央处理器及第二中央处理器电性连接，该控制切换模块包括第一非门、与门和切换开关，该第一非门包括一输入端及一输出端，该与门包括二输入端及一输出端，该第一非门的输入端与第一中央处理器电性连接，该第一非门的输出端与与门的一输入端电性连接，该与门的另一输入端与第一中央处理器电性连接，该与门的输出端与切换开关电性连接，该切换开关切换于第一中央处理器和第二中央处理器之间。

9.如权利要求8所述的双处理器开机系统，其特征在于：所述双处理器开机系统还包括时钟芯片及时钟芯片使能模块，该时钟芯片与第一中央处理器及第二中央处理器电性连接，该时钟芯片使能模块包括或门及第二非门，该或门包括二输入端及一输出端，该第二非门包括一输入端及一输出端，该或门的二输入端与集成南桥电性连接，该或门的输出端与第二非门的输入端电性连接，该第二非门的输出端与时钟芯片电性连接。

10.如权利要求8所述的双处理器开机系统，其特征在于：所述第一中央处理器为启动捆绑处理器，其启动程序优先级高于第二中央处理器。

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