CN102288810B - 电压检测电路 - Google Patents

Abstract

本发明公开了一种电压检测电路，其包括：三个双极型晶体管Q1、Q2和Q3、第一开关器件、第二开关器件、第三器件开关和第四开关器件，第一开关器件的导通和截止和第二开关器件的导通和截止相反，第三开关器件的导通和截止和第四开关器件的导通和截止相反，第一开关器件和第三开关器件不能同时导通，在第一开关器件导通时，基于三个双极型晶体管Q1、Q2和Q3形成一过压电压检测电路；在第三开关器件导通时，基于三个双极型晶体管Q1、Q2和Q3形成一过流电压检测电路。通过切换开关可以分时复用占用芯片面积较大的双极晶体管，减少了NPN晶体管的数量，有效的节省了器件面积，降低成本。

Description

电压检测电路

【技术领域】

本发明涉及集成电路领域，尤其是涉及电池保护芯片中的电压检测电路。

【背景技术】

通常每个电池保护芯片中包括三个电压检测电路，短路检测电路，基准电压源，振荡器和逻辑控制电路。一种实现方法是电路工作在扫描模式，振荡器一直工作，系统按顺序分别检测各种不同的异常工作状态(比如，过充电状态，过放电状态，过电流状态等)。

对于电压检测电路中的过充电电压检测和过放电电压检测通常采用基于大约1.2V的带隙基准电压进行检测。请参考图1所示，其示出了现有技术中的过充电电压检测电路或者过放电电压检测电路(可被通称为过压电压检测电路)的电路示意图。所述过充电电压检测电路包括NPN晶体管(双极型晶体管)Q1、Q2，电阻R1、R2、R3、R4，PMOS晶体管PM1、PM2，输出级A1和三个开关器件。一个受控制信号VON控制的开关器件、电阻R4和R3依次串联在电源和地之间。

PMOS晶体管PM1和PM2的源极接电源，栅极互连且通过一个受控制信号VOFF控制的开关器件与电源相连，PMOS晶体管PM1的栅极和其漏极相连。NPN晶体管Q1和Q2的基极互连并与电阻R4和R3的中间节点相连，NPN晶体管Q1的集电极与PMOS晶体管PM1的漏极相连，其射极依次通过电阻R1和R2接地。NPN晶体管Q2的集电极与PMOS晶体管PM2的漏极相连并与输出级A1的输入端相连，其射极与电阻R1和R2的中间节点连接。输出级A1通过一个受控制信号VON控制的开关器件与电源相连。

VON和VOFF为使能信号，控制对应的开关器件。当VON为高电平时，VOFF为低电平，VON控制的开关导通，VOFF控制的开关截止，电路开始工作。

此时，基于NPN晶体管Q1、Q2，电阻R1、R2，PMOS晶体管PM1、PM2和输出级A1形成带隙基准比较电路，电阻R3和R4形成分压电路，所述分压电路对电源电压进行采样得到V1，V1作为带隙基准比较电路的检测输入电压。输出级A1对其接收到的信号进行放大整形。如果PM1和PM2的长宽比的比例为1∶1，可以得到电压检测电路的检测阈值为：

$\frac{R3+R4}{R3}(V_{\mathrm{BE}2}+\frac{2\·R2}{R1}(V_{\mathrm{BE}2}-V_{\mathrm{BE}1})),$

通过调整R1和R2的比例可以使温度系数接近于零。在图1中，NPN晶体管Q1包括8个并联的基准NPN晶体管，NPN晶体管Q2包括1个基准NPN晶体管。

过电流电压检测电路(也可以成为过流电压检测电路)的电压阈值通常在几百毫伏量级，可以采用一种基于低压(小于1V)带隙基准电压的电路进行检测。请参考图2所示，其示出了现有技术中的过流电压检测电路的电路示意图。所述过电流电压检测电路包括NPN晶体管Q1、Q2、Q3，电阻R1、R2，NMOS晶体管NM1，PMOS晶体管PM1、PM2、PM3、PM4、PLS1和PLS2，电流偏置IB，输出级A1和三个开关器件。PMOS晶体管PM1、PM2、PM3和PM4的栅极互连，源极接电源，PMOS晶体管PM1的栅极和其漏极相连并通过一个受控制信号IOFF控制的开关器件和电源相连。

NMOS晶体管NM1的漏极和PM1的漏极相连，其源极通过电阻R1接地，其栅极和PMOS晶体管PM2的漏极相连。NPN晶体管Q3的基极与NMOS晶体管NM1的源极相连，其射极接地，其集电极和PMOS晶体管PM2的漏极相连，并通过一个受控制信号IOFF控制的开关器件接地。电阻R2的一端与PMOS晶体管PM3的漏极相连，另一端与PMOS晶体管PLS2的源极相连，PMOS晶体管PLS2的栅极和漏极均接地。PMOS晶体管PLS1的源极与PMOS晶体管PM4的漏极相连，其栅极接收检测输入电压IN，其漏极接地。NPN晶体管Q1的基极与PMOS晶体管PM3的漏极相连，其集电极与输出级A1的正相输入端相连，其射极通过电流偏置IB接地。NPN晶体管Q2的基极与PMOS晶体管PM4的漏极相连，其集电极与输出级A1的负相输入端相连，其射极与NPN晶体管Q1的射极相连。所述输出级A1通过一个受信号ION控制的开关器件与电源VDD相连。

ION和IOFF为使能信号，控制对应的开关器件。当ION为高电平时，IOFF为低电平，ION控制的开关闭合，IOFF控制的开关打开，电路开始工作。

此时，NPN晶体管Q3，电阻R1，NMOS晶体管NM1和PMOS晶体管PM1、PM2组成基于V_BE/R的电流偏置电路。PMOS晶体管PM3、PM4和PM1、PM2组成电流镜，成比例镜像PM1的电流，流入电阻R2产生基于VBE的负温度系数电压。PMOS晶体管PLS1和PLS2用于对输入电压IN和地电压进行电平移动(Level shift)。本实施例中PMOS晶体管的长宽比的比例都为1∶1。NPN晶体管Q1、Q2，电流偏置IB产生一个正温度系数的电压ΔV_BE＝V_BE2-V_BE1，A1是一个比较器输出级。该电压检测电路的检测阈值为：

$\frac{R2}{R1}{V}_{\mathrm{BE}3}+{\mathrm{\ΔV}}_{\mathrm{BE}},$

通过调整R1和R2的比例可以使温度系数接近于零。由于ΔV_BE可以选取为几十至几百毫伏，所以检测阈值可以低于传统的带隙基准电压。在图2中，NPN晶体管Q1包括8个并联的基准NPN晶体管，NPN晶体管Q2包括1个基准NPN晶体管，NPN晶体管Q3包括1个基准NPN晶体管。

如果采用上文介绍的两种电压检测电路，以图中数值为例，就需要19个NPN双极晶体管，占用相当大的版图面积，增加成本。

因此，亟待提出一种新的技术方案来解决上述问题。

【发明内容】

本发明的目的在于提供一种电压检测电路，其可以分时复用占用芯片面积较大的双极(bipolar)晶体管。

为了解决上述问题，本发明提供了一种电压检测电路，其包括：第一双极型晶体管、第二双极型晶体管、第三双极型晶体管和一个或多个第一开关器件、一个或多个第二开关器件、一个或多个第三器件开关和一个或多个第四开关器件，第一开关器件的导通和截止和第二开关器件的导通和截止相反，第三开关器件的导通和截止和第四开关器件的导通和截止相反，第一开关器件和第三开关器件不能同时导通，在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、第三双极型晶体管形成一过压电压检测电路；在第三开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、第三双极型晶体管形成一过流电压检测电路。

在一个进一步的实施例中，在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管形成第一电流偏置电路，基于第三双极型晶体管形成第一比较电路，第一电流偏置电路为所述第一比较电路提供偏置电流；在第三开关器件导通时，基于第三双极型晶体管形成第二电流偏置电路，基于第一双极型晶体管、第二双极型晶体管形成第二比较电路，所述第二电流偏置电路为第二比较电路提供偏置电流。

在一个更进一步的实施例中，其还包括电阻R1、R2、R3、R4和R5，输出级A1和A2，电流源IB，在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、电阻R1形成所述第一电流偏置电路，基于第三双极型晶体管、电阻R2和输出级A1形成所述第一比较电路，电阻R3和R4形成分压电路，所述分压电路为第一比较电路提供第一检测输入电压；在第三开关器件导通时，基于第三双极型晶体管和电阻R3形成第二电流偏置电路，基于第一双极型晶体管、第二双极型晶体管、电流源IB、电阻R5和输出级A2形成第二比较电路。

在一个更进一步的实施例中，其还包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PLS1和PLS2，NMOS晶体管NM1、NM2和NM3，在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、电阻R1、NMOS晶体管NM1和NM2、PMOS晶体管PM1、PM2和PM3形成所述第一电流偏置电路，PMOS晶体管PM1、PM2和PM3形成电流镜；在第三开关器件导通时，基于第三双极型晶体管、NMOS晶体管MN3、电阻R3、PMOS晶体管PM1、PM3、PM4和PM5形成第二电流偏置电路，基于第一双极型晶体管、第二双极型晶体管、电流源IB、PMOS晶体管PLS1和PLS2、电阻R5、输出级A2形成第二比较电路，PMOS晶体管PM1、PM3、PM4和PM5形成电流镜，PMOS晶体管PLS1和PLS2分别对第二检测输入电压和地进行电平移动。

在一个更进一步的实施例中，一个第一开关器件、电阻R4和R3依次串联在电源和地之间，

PMOS晶体管PM1、PM2、PM3、PM4和PM5的栅极互连，源极接电源，PMOS晶体管PM1的栅极和其漏极相连，

第三双极晶体管的集电极与PMOS晶体管PM3的漏极相连，其射极通过电阻R2与地相连，其基极与电阻R4和R3的中间节点相连，一个第三开关器件与所述电阻R2并联，第三双极晶体管的集电极连接所述输出级A1的输入端，所述输出级A1通过一个第一开关器件与电源相连，

NMOS晶体管NM3的栅极通过一个第四开关器件与地相连，还通过一个第三开关器件与第三双极晶体管的集电极相连，其源极与电阻R4和R3的中间节点相连，其漏极与所述PMOS晶体管PM1的漏极相连，

PMOS晶体管PM4的漏极通过一个第二开关器件与电阻R5的一端相连，电阻R5的另一端与PMOS晶体管PLS2的源极相连，PMOS晶体管PLS2的漏极与PMOS晶体管PLS1的漏极相连并通过一个第二开关器件与地相连，PMOS晶体管PLS2的栅极与地相连，

PMOS晶体管PM5的漏极通过一个第二开关器件与PMOS晶体管PLS1的源极相连，PMOS晶体管PLS2的栅极接收所述第二检测输入电压，

PMOS晶体管PM1的漏极与NMOS晶体管NM2的漏极相连，PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极相连并通过一个第二开关器件，NMOS晶体管NM1的栅极与NMOS晶体管NM2的栅极以及自身的漏极相连，

第二双极型晶体管的集电极与NMOS晶体管NM1的源极和所述输出级A2的负相输入端相连，其射极与电流源IB的一端相连，其基极与PMOS晶体管PLS1的源极相连，第二双极型晶体管的集电极和基极通过一个第一开关器件相连；

第一双极型晶体管的集电极与NMOS晶体管NM2的源极和所述输出级A2的正相输入端相连，其射极通过电阻R1与电流源IB的一端相连，其基极与电阻R5的与PMOS晶体管PM4相连的一端相连，第二双极型晶体管的基极通过一个第一开关器件与第一双极型晶体管的基极相连；

所述电流源IB的另一端接地，一个第一开关器件与所述电流源IB并联，一个第二开关器件与第一电阻R1并联，所述输出级A2通过一个第三开关器件与电源相连。

在一个更进一步的实施例中，第二双极型晶体管包括为一个基准双极型晶体管，第三双极型晶体管包括一个基准双极型晶体管，第一双极型晶体管包括多个并联的基准双极型晶体管。

在一个更进一步的实施例中，第一双极型晶体管包括8个并联的基准双极型晶体管。

与现有技术相比，本发明中的电压检测电路，其通过切换开关可以分时复用占用芯片面积较大的双极(bipolar)晶体管，减少了NPN晶体管的数量，有效的节省了器件面积，降低成本。

关于本发明的其他目的，特征以及优点，下面将结合附图在具体实施方式中详细描述。

【附图说明】

结合参考附图及接下来的详细描述，本发明将更容易理解，其中同样的附图标记对应同样的结构部件，其中：

图1示出了现有技术中的过充电压检测电路或者过放电压检测电路的电路示意图；

图2示出了现有技术中的过流电压检测电路的电路示意图；

图3为本发明中的电压检测电路在一个实施例中的示意图：

图4为图3中的电压检测电路工作在过压电压检测模式时的电路示意图；和

图5为图3中的电压检测电路工作在过流电压检测模式时的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指与所述实施例相关的特定特征、结构或特性至少可包含于本发明至少一个实现方式中。在本说明书中不同地方出现的“在一个实施例中”并非必须都指同一个实施例，也不必须是与其他实施例互相排斥的单独或选择实施例。

本发明提出一种电池保护芯片中的电压检测电路，其包括：第一双极型晶体管、第二双极型晶体管、第三双极型晶体管和多个第一开关器件和多个第二开关器件，第一开关器件的导通和截止与第二开关器件的导通和截止相反。在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、第三双极型晶体管形成一过压电压检测电路。在第二开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、第三双极型晶体管形成一过流电压检测电路。这样可以分时复用占用芯片面积较大的双极(bipolar)晶体管，减少了双极(bipolar)晶体管的数量，有效的节省了器件面积，降低成本。

图3为本发明中的电压检测电路在一个实施例中的示意图。所述电压检测电路包括：PMOS晶体管PM1、PM2、PM3、PM4、PM5、PLS1和PLS2，NMOS晶体管NM1、NM2和NM3，NPN晶体管Q1、Q2和Q3，电阻R1、R2、R3、R4和R5，输出级A1和A2，电流偏置IB，以及多个开关器件。

在该实施例中，双极型晶体管为NPN晶体管，第一双极型晶体管为NPN晶体管Q1，其包含的基准NPN晶体管的个数M＝8，也可以说，由8个基准NPN晶体管并联而成，第二双极型晶体管为NPN晶体管Q2，其包含的基准NPN晶体管的个数M＝1，第三双极型晶体管为NPN晶体管Q3，其包含的基准NPN晶体管的个数M＝1。也可以说，如果把所述第二双极型晶体管视为一个双极型基准晶体管，那么第三双极型晶体管包括一个基准双极型晶体管，第一双极型晶体管包括8个基准双极型晶体管。

如图3所示，各器件的具体连接关系为：

一个受控制信号VON控制的开关器件、电阻R4和R3依次串联在电源和地之间。

PMOS晶体管PM1、PM2、PM3、PM4和PM5的栅极互连，源极接电源，PMOS晶体管PM1的栅极和其漏极相连。

NPN晶体管Q3的集电极与PMOS晶体管PM3的漏极相连，其射极通过电阻R2与地相连，其基极与电阻R4和R3的中间节点相连，一个受控制信号ION控制的开关器件与所述电阻R2并联，NPN晶体管Q3的集电极连接所述输出级A1的输入端，所述输出级A1通过一个受控制信号VON控制的开关器件与电源相连。

NMOS晶体管NM3的栅极通过一个受控制信号IOFF控制的开关器件与地相连，还通过一个受控制信号ION控制的开关器件与NPN晶体管Q3的集电极相连，其源极与电阻R4和R3的中间节点相连，其漏极与PMOS晶体管PM1的漏极相连。

PMOS晶体管PM4的漏极通过一个受控制信号VOFF控制的开关器件与电阻R5的一端相连，电阻R5的另一端与PMOS晶体管PLS2的源极相连，PMOS晶体管PLS2的漏极与PMOS晶体管PLS1的漏极相连并通过一个受控制信号VOFF控制的开关器件与地相连，PMOS晶体管PLS2的栅极与地相连。

PMOS晶体管PM5的漏极通过一个受控制信号VOFF控制的开关器件与PMOS晶体管PLS1的源极相连，PMOS晶体管PLS1的栅极接收第二检测输入电压IN。

PMOS晶体管PM1的漏极与NMOS晶体管NM2的漏极相连，PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极相连并通过一个受控制信号VOFF控制的开关器件与地相连，NMOS晶体管NM1的栅极与NMOS晶体管NM2的栅极以及自身的漏极相连。

第二双极型晶体管Q2的集电极与NMOS晶体管NM1的源极和所述输出级A2的负相输入端相连，其射极与电流源IB的一端相连，其基极与PMOS晶体管PLS1的源极相连，第二双极型晶体管的集电极和基极通过一个受控制信号VON控制的开关器件相连。

第一双极型晶体管Q1的集电极与NMOS晶体管NM2的源极和所述输出级A2的正相输入端相连，其射极通过电阻R1与电流源IB的一端相连，其基极与电阻R5的与PMOS晶体管MP4相连的一端相连，第二双极型晶体管Q2的基极通过一个受控制信号VON控制的开关器件与第一双极型晶体管的基极相连。

所述电流源IB的另一端接地，一个受控制信号VON控制的开关器件与所述电流源IB并联，一个受控制信号VOFF控制的开关器件与第一电阻R1并联，所述输出级A2通过一个受控制信号ION控制的开关器件与电源相连。

VON和VOFF、ION和IOFF为两组使能信号，VON和VOFF互为反向信号，ION和IOFF互为反向信号。VON和ION不能同时有效(比如高电平有效)。

电源的一端接电池BAT的正极，地接所述电池的负极。

当VON为高电平时，VOFF为低电平，ION为低电平，IOFF为高电平，VON控制的开关器件导通，VOFF控制的开关器件截止，ION控制的开关器件截止，IOFF控制的开关器件导通。当ION为高电平时，IOFF为低电平，VON为低电平，VOFF为高电平，ION控制的开关器件导通，IOFF控制的开关器件截止，VON控制的开关器件截止，VOFF控制的开关器件导通。受控制信号VON控制的开关器件称为第一开关器件，受控制信号VOFF控制的开关器件称为第二开关器件，受控制信号ION控制的开关器件称为第三开关器件，受控制信号IOFF控制的开关器件称为第四开关器件。

当VON为高电平时，VOFF为低电平，ION为低电平，IOFF为高电平，即第一开关器件导通，第二开关器件截止，第三开关器件截止，第四开关器件导通时，电路工作在过压电压检测模式，简化电路如图4所示。该电路包括：NPN晶体管Q1、Q2和Q3，PMOS晶体管PM1、PM2和PM3，NMOS晶体管NM1和NM2，电阻R1、R2、R3、R4和输出级A1。

基于NPN晶体管Q1、Q2、电阻R1、NMOS晶体管NM1和NM2、PMOS晶体管PM1、PM2和PM3形成一个基于ΔV_BE/R的第一电流偏置电路，PMOS晶体管PM1、PM2和PM3形成电流镜；基于NPN晶体管Q3、电阻R2和输出级A1形成第一比较电路，电阻R3和R4形成分压电路；所述分压电路为第一比较电路提供第一检测输入电压；第一电流偏置电路为所述第一比较电路提供偏置电流。PM3镜像PM1中的电流从而在R2上形成基于ΔV_BE的正温度系数电压。

假设PMOS电流镜的比例都为1∶1，这样过压电压检测阈值为

$\frac{R3+R4}{R3}(V_{\mathrm{BE}3}+\frac{R2}{R1}\mathrm{\Δ}{V}_{\mathrm{BE}}),$

通过调整R1和R2的比例可以使检测阈值的温度系数接近于零。这种结构相对于图1的电路结构检测速度更快，精度更高。相对于图1，图4的放大比较级只有一级，所以相同的电流条件下，检测速度会更快。

当ION为高电平时，IOFF为低电平，VON为低电平，VOFF为高电平，即第三开关器件导通，第四开关器件截止，第一开关器件截止，第二开关器件导通时，电路工作在过流电压检测模式，简化电路如图5所示。

该电路包括PMOS晶体管PM1、PM3、PM4、PM5、PLS1和PLS2，NPN晶体管Q1、Q2和Q3，NMOS晶体管MN3，电阻R3和R5，电流源IB和输出级A2。

基于NPN晶体管Q3、NMOS晶体管MN3、电阻R3、PMOS晶体管PM1、PM3、PM4和PM5形成基于V_BE/R的第二电流偏置电路，PMOS晶体管PM1、PM3、PM4和PM5形成电流镜。基于NPN晶体管Q1、Q2、电流源IB、PMOS晶体管PLS1和PLS2、电阻R5、输出级A2形成第二比较电路。PMOS晶体管PM4成比例镜像PM1的电流，流入电阻R5产生基于VBE的负温度系数电压。PMOS晶体管PLS1和PLS2用于对第二检测输入电压IN和地电压进行电平移动(Level shift)。

本例中PMOS晶体管的比例都为1∶1。NPN晶体管Q1、Q2，电流偏置IB产生一个正温度系数的电压ΔV_BE＝V_BE2-V_BE1，A2是一个比较器输出级。该电压检测电路的检测阈值为：

$\frac{R5}{R3}{V}_{\mathrm{BE}3}+{\mathrm{\ΔV}}_{\mathrm{BE}},$

通过调整R3和R5的比例可以使温度系数接近于零。由于ΔV_BE可以选取为几十至几百毫伏，所以检测阈值可以低于传统的带隙基准电压。

在本实施例中，通过开关器件分时复用NPN晶体管使所述NPN晶体管在一个时刻用于过压电压检测电路，而在另一时刻用于过流电压检测电路。与图1和图2相比，本发明的电压检测电路可以实现了相同的功能，但同时节省了9个NPN双极晶体管，降低了成本。此外，新的过压电压检测电路，相对于原先的结构检测速度更快，精度更高。

综上所述，本发明的优点和效果在于：通过切换开关可以分时复用占用芯片面积较大的双极晶体管，减少了NPN晶体管的数量，有效的节省了器件面积，降低成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种电压检测电路，其特征在于，其包括：

第一双极型晶体管、第二双极型晶体管、第三双极型晶体管和一个或多个第一开关器件、一个或多个第二开关器件、一个或多个第三器件开关和一个或多个第四开关器件，第一开关器件的导通和截止和第二开关器件的导通和截止相反，第三开关器件的导通和截止和第四开关器件的导通和截止相反，第一开关器件和第三开关器件不能同时导通，

在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、第三双极型晶体管形成一过压电压检测电路；

在第三开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、第三双极型晶体管形成一过流电压检测电路，

所述电压检测电路还包括电阻R1、R2、R3、R4和R5，输出级A1和A2，电流源IB，

在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、电阻R1形成第一电流偏置电路，基于第三双极型晶体管、电阻R2和输出级A1形成第一比较电路，第一电流偏置电路为所述第一比较电路提供偏置电流,电阻R3和R4形成分压电路，所述分压电路为第一比较电路提供第一检测输入电压；

在第三开关器件导通时，基于第三双极型晶体管和电阻R3形成第二电流偏置电路，基于第一双极型晶体管、第二双极型晶体管、电流源IB、电阻R5和输出级A2形成第二比较电路，所述第二电流偏置电路为第二比较电路提供偏置电流。

2.根据权利要求1所述的电压检测电路，其特征在于，其还包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PLS1和PLS2，NMOS晶体管NM1、NM2和NM3，

在第一开关器件导通时，基于第一双极型晶体管、第二双极型晶体管、电阻R1、NMOS晶体管NM1和NM2、PMOS晶体管PM1、PM2和PM3形成所述第一电流偏置电路，PMOS晶体管PM1、PM2和PM3形成电流镜；

在第三开关器件导通时，基于第三双极型晶体管、NMOS晶体管MN3、电阻R3、PMOS晶体管PM1、PM3、PM4和PM5形成第二电流偏置电路，基于第一双极型晶体管、第二双极型晶体管、电流源IB、PMOS晶体管PLS1和PLS2、电阻R5、输出级A2形成第二比较电路，PMOS晶体管PM1、PM3、PM4和PM5形成电流镜，PMOS晶体管PLS1和PLS2分别对第二检测输入电压和地进行电平移动。

3.根据权利要求2所述的电压检测电路，其特征在于，

一个第一开关器件、电阻R4和R3依次串联在电源和地之间，

PMOS晶体管PM1、PM2、PM3、PM4和PM5的栅极互连，源极接电源，PMOS晶体管PM1的栅极和其漏极相连，

第三双极晶体管的集电极与PMOS晶体管PM3的漏极相连，其射极通过电阻R2与地相连，其基极与电阻R4和R3的中间节点相连，一个第三开关器件与所述电阻R2并联，第三双极晶体管的集电极连接所述输出级A1的输入端，所述输出级A1通过一个第一开关器件与电源相连，

NMOS晶体管NM3的栅极通过一个第四开关器件与地相连，还通过一个第三开关器件与第三双极晶体管的集电极相连，其源极与电阻R4和R3的中间节点相连，其漏极与所述PMOS晶体管PM1的漏极相连，

PMOS晶体管PM4的漏极通过一个第二开关器件与电阻R5的一端相连，电阻R5的另一端与PMOS晶体管PLS2的源极相连，PMOS晶体管PLS2的漏极与PMOS晶体管PLS1的漏极相连并通过一个第二开关器件与地相连，PMOS晶体管PLS2的栅极与地相连，

PMOS晶体管PM5的漏极通过一个第二开关器件与PMOS晶体管PLS1的源极相连，PMOS晶体管PLS2的栅极接收所述第二检测输入电压，

PMOS晶体管PM1的漏极与NMOS晶体管NM2的漏极相连，PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极相连并通过一个第二开关器件，NMOS晶体管NM1的栅极与NMOS晶体管NM2的栅极以及自身的漏极相连，

第二双极型晶体管的集电极与NMOS晶体管NM1的源极和所述输出级A2的负相输入端相连，其射极与电流源IB的一端相连，其基极与PMOS晶体管PLS1的源极相连，第二双极型晶体管的集电极和基极通过一个第一开关器件相连；

第一双极型晶体管的集电极与NMOS晶体管NM2的源极和所述输出级A2的正相输入端相连，其射极通过电阻R1与电流源IB的一端相连，其基极与电阻R5的与PMOS晶体管PM4相连的一端相连，第二双极型晶体管的基极通过一个第一开关器件与第一双极型晶体管的基极相连；

所述电流源IB的另一端接地，一个第一开关器件与所述电流源IB并联，一个第二开关器件与第一电阻R1并联，所述输出级A2通过一个第三开关器件与电源相连。

4.根据权利要求1-3任一所述的电压检测电路，其特征在于，

第二双极型晶体管包括为一个基准双极型晶体管，

第三双极型晶体管包括一个基准双极型晶体管，

第一双极型晶体管包括多个并联的基准双极型晶体管。

5.根据权利要求4所述的电压检测电路，其特征在于，第一双极型晶体管包括8个并联的基准双极型晶体管。

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