CN102185599A - 芯片输入端上拉电阻的静态功耗消除电路 - Google Patents

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Abstract

本发明公开了一种芯片输入端上拉电阻的静态功耗消除电路，其包括一作为上拉电阻的NMOS管，所述NMOS管串联在芯片内电源及芯片输入端口之间，所述NMOS管的栅极与一控制电路的输出端连接，所述芯片输入端口与控制电路的一个或多个输入端连接，所述控制电路还设有一与芯片内上电复位信号连接的输入端，当所述上电复位信号为低电平时，所述控制电路控制所述NMOS管导通，当所述芯片输入端口为低电平时，所述控制电路控制所述NMOS管截止。采用该电路无论外部驱动电路施加给芯片输入端口上的电平状态如何变化上拉电阻都不会流过静态电流，因此也不会发生静功耗。

Description

芯片输入端上拉电阻的静态功耗消除电路
技术领域
本发明涉及集成电路领域，特别涉及一种消除芯片的输入端带有上拉电阻静态功耗的电路。
背景技术
在一些集成电路中，需要将某些输入端加上上拉电阻，以便确定这些输入端在工作时的初始状态，或减少外部的干扰。在实际应用时，普通的上拉电阻结构会消耗一定的静态功耗。首先，当外部驱动电路给输入管脚加低电平时会形成片内电源、上拉电阻到地的直流通路，因而在上拉电阻上消耗一定的静态功耗；其次，即使外部驱动电路给输入管脚加高电平，而当其电压值与片内的电源电压不一致时，也会在上拉电阻上存在静态电流。
通常上拉电阻的阻值在1K至几十K欧姆之间。假设电源电压为5V，那么每个管脚上的上拉电阻的电流最高可近达5mA。如果一个芯片有多个带上拉电阻的输入端，且都由外部低电平驱动时，消耗的功耗将非常大，这在一些要求低功耗应用的系统，尤其在电池供电的情况下是难以接受的。
发明内容
针对上述现有技术的不足，本发明要解决的技术问题是可消除上拉电阻静态功耗的电路。
为解决上述技术问题，本发明采用如下技术方案：
一种芯片输入端上拉电阻的静态功耗消除电路，其包括一作为上拉电阻的NMOS管，所述NMOS管串联在芯片内电源及芯片输入端口之间，所述NMOS管的栅极与一控制电路的输出端连接，所述芯片输入端口与控制电路的一个或多个输入端连接，所述控制电路还设有一与芯片内上电复位信号连接的输入端，当所述上电复位信号为低电平时，所述控制电路控制所述NMOS管导通，当所述芯片输入端口为低电平时，所述控制电路控制所述NMOS管截止。
优选的，所述NMOS管还与一电阻串联，所述NMOS管及所述电阻串联在芯片内电源及芯片输入端口之间。
优选的，所述控制电路包括一RS触发器和一反向器，所述RS触发器由第一与非门和第二与非门构成，所述第一与非门一个为三端输入与非门，所述第二与非门为两端输入与非门，两个与非门的输出交叉连接至对方的一个输入端，所述第一与非门的另两个输入端一个与芯片内上电复位信号连接，另一个通过所述反向器与所述芯片输入端口连接，所述第二与非门的另一个输入端与所述芯片输入端口连接。
优选的，所述NMOS管的沟道长度大于沟道的宽度。
上述技术方案具有如下有益效果：采用该电路无论外部驱动电路施加给芯片输入端口上的电平状态无论如何变化，上拉电阻都不会流过静态电流，因此也不会发生静功耗；另外，当外部电路施加的高电平与片内电源电压存在电压差时，该电路利用NMOS管的特性，通过设定合适关系的栅源电压、栅漏电压，控制适当的栅级上高电平的电位，使存在电压差的NMOS管的源漏自动隔离，从而消除流过上拉电阻上的直流电流。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。
附图说明
图1为本发明实施例的结构示意图。
图2为本发明实施例与外部电路连接时的结构示意图。
具体实施方式
下面结合附图对本发明的优选实施例进行详细介绍。
如图1所示，该芯片输入端上拉电阻的静态功耗消除电路包括一NMOS管和一电阻R，NMOS管及电阻R串联在芯片内电源Vcc1及芯片输入端口P之间，NMOS管的栅极与一控制电路的输出端连接，芯片输入端口与控制电路的一个或多个输入端连接，从而形成一闭环电路结构。控制电路包括一RS触发器和一反向器3，RS触发器由第一与非门1和第二与非门2构成，第一与非门1为一个三端输入与非门，第二与非门2为两端输入与非门，两个与非门的输出交叉连接至对方的一个输入端，第一与非门1的另两个输入端中，一个输入端
Figure BSA00000424871100031
与芯片内上电复位信号
Figure BSA00000424871100032
连接，另一个输入端
Figure BSA00000424871100033
通过反向器3与芯片输入端口P连接，第二与非门2的另一个输入端
Figure BSA00000424871100034
与芯片输入端口P连接。
在实际应用中，电阻R可以用NMOS管的内阻替代，替代后的NMOS管和电阻R的串联结构可以由单个NMOS管替代，此时NMOS管的沟道长度大于沟道的宽度。
如图2所示，当该电路与外部驱动电路相连时，存在以下四种情况：
1)当外部电路没有正常工作其输出为高阻时，根据片内电源电压VCC1和外部驱动电路的高电平VH的高低，先确定控制电路所采用的RS触发器的电源电压VRS，应满足VRS不高于VH和VCC1。实施例中VCC1设为5V，外部驱动电路的高电平VH设为3V时，VRS可设定为2V，即NMOS管的栅极电位VA的高电平约为2V。在芯片上电完成过程中，上电复位信号
Figure BSA00000424871100041
先低后高。开始时的低电平将RS触发器置位，即三输入端与非门1的输出为高电平(约2V)，使NMOS管导通，输入端口P上升至1.5V左右(设NMOS管的阈值电压VT约为0.5V)后不再继续上升，通过本发明的闭环结构，将RS触发器的状态保持在输出为高电平的状态；
Figure BSA00000424871100043
转为高后，因与非门1的
Figure BSA00000424871100044
端保持低，而不会影响上述的状态。此过程中，没有形成从电源经电阻R到地的直流通路，因此不会消耗静态功耗。
2)芯片上电完成后，芯片输入端口P被上拉至1.5V左右，通过本发明的闭环电路结构保持此状态直到通过外部将其改变。当外部电路给芯片输入管脚(即芯片输入端口P)施加低电平时，芯片输入端口P被拉至低电平，RS触发器的端被接低，使RS触发器复位至低电平，并使NMOS管截止，从而阻断内部电源经电阻到地的直流通路。
3)芯片上电完成后，当外部电路施加给芯片输入管脚为高电平时，RS触发器状态不会改变。并且当此外部高电平高于1.5V时，NMOS管截止，自动隔断其源漏，芯片输入端口P仍可以被外部充电至3V左右，但也不会在上拉电阻上产生静态电流。
4)上电完成后，当外部电路给输入端口先施加低电平，然后施加高电平时，RS触发器会由清零状态转为置“1”，使NMOS由截止转为导通，使管脚电位上升；当此外部高电平高于1.5V时，NMOS管再度截止，自动隔断其源漏，输入端口P仍可以被外部充电至3V左右，但也不会在上拉电阻上产生静态电流。
从上面的描述中可以看出，本发明的技术方案很好地消除了上拉电阻上的静态功耗，非常适合低功耗特别是电池供电等应用场合。该技术方案尤其适合在那些带有Enable管脚的电路中使用。
在本发明的技术方案内，电阻R即可作为上拉电阻，也可作为下拉电阻，因此本发明技术方案也可用于对下拉电阻的静态功耗的消除。如采用这样稍加变动的方式进行应用，也应视作本发明的保护范围之内。
以上对本发明实施例所提供的一种芯片输入端上拉电阻的静态功耗消除电路进行了详细介绍，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，凡依本发明设计思想所做的任何改变都在本发明的保护范围之内。

Claims (4)

1.一种芯片输入端上拉电阻的静态功耗消除电路，其特征在于：其包括一作为上拉电阻的NMOS管，所述NMOS管串联在芯片内电源及芯片输入端口之间，所述NMOS管的栅极与一控制电路的输出端连接，所述芯片输入端口与控制电路的一个或多个输入端连接，所述控制电路还设有一与芯片内上电复位信号连接的输入端，当所述上电复位信号为低电平时，所述控制电路控制所述NMOS管导通，当所述芯片输入端口为低电平时，所述控制电路控制所述NMOS管截止。
2.根据权利要求1所述的芯片输入端上拉电阻的静态功耗消除电路，其特征在于：所述NMOS管还与一电阻串联，所述NMOS管及所述电阻串联在芯片内电源及芯片输入端口之间。
3.根据权利要求1所述的芯片输入端上拉电阻的静态功耗消除电路，其特征在于：所述控制电路包括一RS触发器和一反向器，所述RS触发器由第一与非门和第二与非门构成，所述第一与非门一个为三端输入与非门，所述第二与非门为两端输入与非门，两个与非门的输出交叉连接至对方的一个输入端，所述第一与非门的另两个输入端一个与芯片内上电复位信号连接，另一个通过所述反向器与所述芯片输入端口连接，所述第二与非门的另一个输入端与所述芯片输入端口连接。
4.根据权利要求1所述的芯片输入端上拉电阻的静态功耗消除电路，其特征在于：所述NMOS管的沟道长度大于沟道的宽度。
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