CN102185569A - 一种d类放大器的输出级电路 - Google Patents
一种d类放大器的输出级电路 Download PDFInfo
- Publication number
- CN102185569A CN102185569A CN2011100866180A CN201110086618A CN102185569A CN 102185569 A CN102185569 A CN 102185569A CN 2011100866180 A CN2011100866180 A CN 2011100866180A CN 201110086618 A CN201110086618 A CN 201110086618A CN 102185569 A CN102185569 A CN 102185569A
- Authority
- CN
- China
- Prior art keywords
- nmos
- pmos
- threshold value
- grid
- zero threshold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008676 import Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 3
- 150000004706 metal oxides Chemical class 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Abstract
本发明提供一种D类放大器的输出级电路，包括：零阈值NMOS，源极接地；零阈值PMOS，漏极连接所述零阈值NMOS的漏极，形成输出端；第一控制电路，连接所述零阈值NMOS的栅极，用于：根据第一时钟控制信号，提供第一正电压，使所述零阈值NMOS截止；根据所述第一时钟控制信号，提供负电压，使所述零阈值NMOS导通；第二控制电路，连接所述零阈值PMOS的栅极，用于：根据第二时钟控制信号，提供低于电源电压的第二正电压，使所述零阈值PMOS导通；根据所述第二时钟控制信号，提供高于所述电源电压的第三正电压，使所述零阈值PMOS截止。本发明能够减小输出级电路的芯片面积，降低D类放大器的成本。
Description
技术领域
本发明涉及电路领域中的功率放大器，特别是涉及一种D类放大器的输出级电路。
背景技术
功率放大器，是利用三极管的放大作用，将电源的功率转换为按照输入信号变化的电流。三极管的放大作用的原理为：三极管的集电极电流永远是基极电流的β倍，β是三极管的交流放大倍数，应用这一点，若将小信号注入基极，则集电极流过的电流会等于基极电流的β倍，然后将这个信号用隔直电容隔离出来，就得到了电流(或电压)是原先的β倍的大信号。利用三极管的这种放大作用。经过不断的电流及电压放大，就完成了功率放大。
D类放大器，是通过控制开关单元的ON/OFF，驱动扬声器的放大器。目前，在互补金属氧化物半导体制造工艺中，D类功率放大器的输出级电路采用一个NMOS(N沟道金属氧化物半导体三极管)和一个PMOS(P沟道金属氧化物半导体三极管)组成，其栅极电压由VSS(接地点)，VDD(工作电压)的数字信号驱动；为了达到设计要求的输出功率，输出级电路的导通电阻必需很小，因此输出级电路需要很大的芯片面积，经济成本高。
发明内容
本发明的目的是提供一种D类放大器的输出级电路，能够减小输出级电路的芯片面积，降低D类放大器的成本。
为了实现上述目的，本发明提供了一种D类放大器的输出级电路，包括：
零阈值NMOS，所述零阈值NMOS的源极接地；
零阈值PMOS，所述零阈值PMOS的漏极连接所述零阈值NMOS的漏极，形成输出端；
第一控制电路，连接所述零阈值NMOS的栅极，用于：根据第一时钟控制信号，提供第一正电压，使所述零阈值NMOS截止；根据所述第一时钟控制信号，提供负电压，使所述零阈值NMOS导通；
第二控制电路，连接所述零阈值PMOS的栅极，用于：根据第二时钟控制信号，提供低于电源电压的第二正电压，使所述零阈值PMOS导通；根据所述第二时钟控制信号，提供高于所述电源电压的第三正电压，使所述零阈值PMOS截止。
优选地，上述的输出级电路中，所述第一控制电路包括：
第一电压输入端，用于输入第一设定电压；
第一信号输入端，用于输入所述第一时钟控制信号；
PMOS，所述PMOS的栅极连接所述第一信号输入端，所述PMOS的漏极连接所述第一电压输入端，所述PMOS的源极连接所述零阈值NMOS的栅极；
所述PMOS的栅极通过第一反相器和第一电容连接所述零阈值NMOS的栅极。
优选地，上述的输出级电路中，所述第一信号输入端与所述PMOS的栅极之间设置有第一缓冲器。
优选地，上述的输出级电路中，所述第一设定电压为2.5V。
优选地，上述的输出级电路中，所述第二控制电路包括：
第二电压输入端，用于输入第二设定电压；
第二信号输入端，用于输入所述第二时钟控制信号；
NMOS，所述NMOS的栅极连接所述第二信号输入端，所述NMOS的源极连接所述第二电压输入端，所述NMOS的漏极连接所述零阈值PMOS的栅极；
所述NMOS的栅极通过第二反相器和第二电容连接所述零阈值PMOS的栅极。
优选地，上述的输出级电路中，所述第二信号输入端与所述NMOS的栅极之间设置有第二缓冲器。
优选地，上述的输出级电路中，所述第二设定电压为0.5V。
本发明存在以下技术效果：
1)本发明使用Native MOSFET作为D类功率放大器的输出级器件，从而用小的面积实现相同要求的导通电阻，相对于普通MOS而言，大大减小了芯片面积，降低了成本。如果采用相同的芯片面积，那么本发明可以提高D类功率放大器的输出功率。
2)本发明第一控制电路能产生一个负电压关断Native NMOSFET，设计简单，容易实现，节约成本。
3)本发明第二控制电路能产生一个高于电源电压关断Native PMOSFET。，设计简单，容易实现，节约成本。
附图说明
图1为本发明实施例提供的D类放大器的输出级电路的结构图；
图2为本发明实施例提供的第一、第二控制电路的结构图；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对具体实施例进行详细描述。
图1为本发明实施例提供的D类放大器的输出级电路的结构图，如图1所示，D类放大器的输出级电路包括：
零阈值NMOS 110，所述零阈值NMOS 110的源极111接地；
零阈值PMOS 120，所述零阈值PMOS 120的漏极122连接所述零阈值NMOS的漏极112，形成输出端300；
第一控制电路210，连接所述零阈值NMOS的栅极113，用于：根据第一时钟控制信号，提供第一正电压，使所述零阈值NMOS 110截止；根据所述第一时钟控制信号，提供负电压，使所述零阈值NMOS110导通；
第二控制电路220，连接所述零阈值PMOS的栅极123，用于：根据第二时钟控制信号，提供低于电源电压的第二正电压，使所述零阈值PMOS 120导通；根据所述第二时钟控制信号，提供高于所述电源电压的第三正电压，使所述零阈值PMOS 120截止。
其中，零阈值NMOS、零阈值PMOS都是零阈值MOS(Native MOSFET，0阈值或者低阈值场效应晶体管)，零阈值MOS具有较小的门限电压Vi，在D类放大器的输出级电路中，输出电流I与(V-Vi)2以及S成正比关系，其中V为输出电压，S为芯片面积。因此，在I、V固定的情况下，减小Vi，增大了(V-Vi)2项的值，也就是减小了S的值。因此，本发明实施例采用门限电压Vi小的零阈值MOS，在I、V固定下减小了S，相当于用小的面积实现相同要求的导通电阻，相对于普通MOS而言，大大减小了芯片面积，降低了成本。
其中，第一控制电路210，第二控制电路220的功能，可以通过普通的电路器件实现，也可以通过各种功能芯片实现，图2为本发明实施例提供的第一、第二控制电路的结构图，如图2所示：
所述第一控制电路210包括：
第一电压输入端，用于输入第一设定电压；
第一信号输入端PH1，用于输入所述第一时钟控制信号；
PMOS M1，所述PMOS M1的栅极连接所述第一信号输入端PH1，所述PMOS的漏极连接所述第一电压输入端，所述PMOS M1的源极连接所述零阈值NMOS的栅极；
所述PMOS M1的栅极通过第一反相器211和第一电容C1连接所述零阈值NMOS的栅极。
所述第一信号输入端PH1与所述PMOS M1的栅极之间设置有第一缓冲器212。
所述第一设定电压为2V-3V，例如2.5V。
如图2所示：所述第二控制电路220包括：
第二电压输入端，用于输入第二设定电压；
第二信号输入端PH2，用于输入所述第二时钟控制信号；
NMOS M2，所述NMOS M2的栅极连接所述第二信号输入端PH2，所述NMOS M2的源极连接所述第二电压输入端，所述NMOS M2的漏极连接所述零阈值PMOS的栅极；
所述NMOS M2的栅极通过第二反相器221和第二电容C2连接所述零阈值PMOS的栅极。
第二信号输入端PH2与所述NMOS M2的栅极之间设置有第二缓冲器222。
所述第二设定电压可以为0.2-0.8V，例如选择为0.5V。
工作过程举例如下：
当PH1为“0”时，PMOS M1导通，Native NMOS的栅极A点电压为2.5V，驱动Native NMOS导通，B点电压为电源电压VDD，这里假设VDD＝3V，即：B点电压等于3V；PH1为“1”时，M1截止，B点电压为0V，由于电容C1的作用，Native NMOS的栅极A点电压为-0.5V，使得Native NMOS截止；这里可以根据工艺中Native NMOS的阈值电压V th适当调节A点的初始电压值，可以高于2.5V或者低于2.5V。
驱动Native PMOS的电路的工作原理与之类似；当PH2为“1”时，NMOS M2导通，Native PMOS的栅极C点电压为0.5V，驱动Native PMOS导通，D点电压为0V；PH1为“0”时，M2截止，D点电压为3V，由于电容C2的作用，Native PMOS的栅极C点电压为3.5V，使得Native PMOS截止；这里可以根据工艺中Native PMOS的阈值电压Vth适当调节C点的初始电压值，可以高于0.5V或者低于0.5V。
可见，本发明实施例利用Native MOSFET作为D类功率放大器的输出级器件，根据工艺的不同，适当选取栅源电压-Vgs，结果，Native MOSFET可以用小的面积实现相同要求的导通电阻，从而在符合设计要求的同时节省成本。
由上可知，本发明实施例具有以下优势：
1)本发明使用Native MOSFET作为D类功率放大器的输出级器件，从而用小的面积实现相同要求的导通电阻，相对于普通MOS而言，大大减小了芯片面积，降低了成本。如果采用相同的芯片面积，那么本发明可以提高D类功率放大器的输出功率。
2)本发明第一控制电路能产生一个负电压关断Native NMOSFET，设计简单，容易实现，节约成本。
3)本发明第二控制电路能产生一个高于电源电压关断Native PMOSFET。，设计简单，容易实现，节约成本。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (7)
1.一种D类放大器的输出级电路，其特征在于，包括：
零阈值NMOS，所述零阈值NMOS的源极接地；
零阈值PMOS，所述零阈值PMOS的漏极连接所述零阈值NMOS的漏极，形成输出端；
第一控制电路，连接所述零阈值NMOS的栅极，用于：根据第一时钟控制信号，提供第一正电压，使所述零阈值NMOS截止；根据所述第一时钟控制信号，提供负电压，使所述零阈值NMOS导通；
第二控制电路，连接所述零阈值PMOS的栅极，用于：根据第二时钟控制信号，提供低于电源电压的第二正电压，使所述零阈值PMOS导通；根据所述第二时钟控制信号，提供高于所述电源电压的第三正电压，使所述零阈值PMOS截止。
2.根据权利要求1所述的输出级电路，其特征在于，所述第一控制电路包括：
第一电压输入端，用于输入第一设定电压；
第一信号输入端，用于输入所述第一时钟控制信号；
PMOS，所述PMOS的栅极连接所述第一信号输入端，所述PMOS的漏极连接所述第一电压输入端，所述PMOS的源极连接所述零阈值NMOS的栅极；
所述PMOS的栅极通过第一反相器和第一电容连接所述零阈值NMOS的栅极。
3.根据权利要求2所述的输出级电路，其特征在于，所述第一信号输入端与所述PMOS的栅极之间设置有第一缓冲器。
4.根据权利要求2所述的输出级电路，其特征在于，所述第一设定电压为2.5V。
5.根据权利要求1所述的输出级电路，其特征在于，所述第二控制电路包括：
第二电压输入端，用于输入第二设定电压；
第二信号输入端，用于输入所述第二时钟控制信号；
NMOS，所述NMOS的栅极连接所述第二信号输入端，所述NMOS的源极连接所述第二电压输入端，所述NMOS的漏极连接所述零阈值PMOS的栅极；
所述NMOS的栅极通过第二反相器和第二电容连接所述零阈值PMOS的栅极。
6.根据权利要求5所述的输出级电路，其特征在于，所述第二信号输入端与所述NMOS的栅极之间设置有第二缓冲器。
7.根据权利要求6所述的输出级电路，其特征在于，所述第二设定电压为0.5V。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110086618.0A CN102185569B (zh) | 2011-04-07 | 2011-04-07 | 一种d类放大器的输出级电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110086618.0A CN102185569B (zh) | 2011-04-07 | 2011-04-07 | 一种d类放大器的输出级电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102185569A true CN102185569A (zh) | 2011-09-14 |
| CN102185569B CN102185569B (zh) | 2017-07-07 |
Family
ID=44571655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110086618.0A Active CN102185569B (zh) | 2011-04-07 | 2011-04-07 | 一种d类放大器的输出级电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102185569B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102685641A (zh) * | 2012-05-22 | 2012-09-19 | 天津大学 | 微麦克风读出电路及读出方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080013381A1 (en) * | 2006-02-28 | 2008-01-17 | Stmicroelectronics S.R.L. | Sense amplifier with reduced area occupation for semiconductor memories |
| CN101383592A (zh) * | 2007-09-05 | 2009-03-11 | 财团法人工业技术研究院 | 功率放大器及降低其共模噪声的方法 |
| CN101587753A (zh) * | 2009-06-26 | 2009-11-25 | 北京中星微电子有限公司 | 一种模拟信号采样电路以及一种开关电容电路 |
| CN101997526A (zh) * | 2010-09-21 | 2011-03-30 | 上海山景集成电路技术有限公司 | 能防止电流倒灌的功率管电路结构 |
-
2011
- 2011-04-07 CN CN201110086618.0A patent/CN102185569B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080013381A1 (en) * | 2006-02-28 | 2008-01-17 | Stmicroelectronics S.R.L. | Sense amplifier with reduced area occupation for semiconductor memories |
| CN101383592A (zh) * | 2007-09-05 | 2009-03-11 | 财团法人工业技术研究院 | 功率放大器及降低其共模噪声的方法 |
| CN101587753A (zh) * | 2009-06-26 | 2009-11-25 | 北京中星微电子有限公司 | 一种模拟信号采样电路以及一种开关电容电路 |
| CN101997526A (zh) * | 2010-09-21 | 2011-03-30 | 上海山景集成电路技术有限公司 | 能防止电流倒灌的功率管电路结构 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102685641A (zh) * | 2012-05-22 | 2012-09-19 | 天津大学 | 微麦克风读出电路及读出方法 |
| CN102685641B (zh) * | 2012-05-22 | 2014-09-24 | 天津大学 | 微麦克风读出电路及读出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102185569B (zh) | 2017-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001284535A (ja) | 半導体集積回路 | |
| JP2006279517A (ja) | 電圧レベル変換回路及び半導体集積回路装置 | |
| CN101488736B (zh) | 一种动态体偏置施密特触发器电路 | |
| US10200038B2 (en) | Bootstrapping circuit and unipolar logic circuits using the same | |
| CN108282083B (zh) | 一种混合结构电荷泵电路 | |
| US20230238959A1 (en) | Stress reduction on stacked transistor circuits | |
| CN102355261B (zh) | 一种适用于高速模数转换器的电压缓冲器 | |
| Haga et al. | CMOS buffer using complementary pair of bulk-driven super source followers | |
| CN103944556A (zh) | 电平转移电路 | |
| CN102185569A (zh) | 一种d类放大器的输出级电路 | |
| CN106533410B (zh) | 一种栅极驱动电路 | |
| CN113050740B (zh) | 一种低功耗启动电路 | |
| Kumar et al. | Power sequence free 400Mbps 90µW 6000µm 2 1.8 V–3.3 V stress tolerant I/O buffer in 28nm CMOS | |
| Lai et al. | A novel low delay high-voltage level shifter with transient performance insensitive to parasitic capacitance and transfer voltage level | |
| CN109787613B (zh) | 一种输出级的驱动电路和电子设备 | |
| Kaushal et al. | Design and performance benchmarking of steep-slope tunnel transistors for low voltage digital and analog circuits enabling self-powered SOCs | |
| CN103049026B (zh) | 一种电流偏置电路 | |
| CN113285706A (zh) | 一种电压电平转换电路 | |
| CN112003594A (zh) | 一种低功耗的动态比较器电路 | |
| CN111506144A (zh) | 一种应用于ldo中的低功耗方法 | |
| Chen et al. | A new output buffer for 3.3-V PCI-X application in a 0.13-/spl mu/m 1/2.5-V CMOS process | |
| CN202795117U (zh) | 调压电路 | |
| CN103532542A (zh) | 一种用于时钟树的反相器电路 | |
| US8723581B1 (en) | Input buffers | |
| Liu et al. | A new design of mixed-voltage I/O buffers with low-voltage-thin-oxide CMOS process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210125 Address after: 401120 no.117-338, Yunhan Avenue, Beibei District, Chongqing Patentee after: Chongqing Zhongxing micro artificial intelligence chip technology Co.,Ltd. Address before: 100083, Haidian District, Xueyuan Road, Beijing No. 35, Nanjing Ning building, 15 Floor Patentee before: Vimicro Corp. |