CN102170345B - 一种高清摄像机自适应数字化外同步的方法 - Google Patents
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Abstract
本发明公开了一种高清CCD摄像机自适应数字化外同步的方法，在FPGA上实现，FPGA包括同步信号发生模块、内部同步信号发生模块、同步控制模块和时序驱动模块。其中，同步信号发生模块包括计数器A；内部同步信号发生模块包括计数器B和计数器C。本发明满足高清CCD大幅尺寸图像采集，同时保证每帧图像的采样点时间根据外部交流电源的每个周期的变化而变化，且用户可以自定义采样点时间延时时间，此外，本发明适用于采用FPGA的采样高清CCD摄像机方案，仅需应用该方法即能实现，无需改动现有硬件和后端处理器的软件。
Description
技术领域
本发明涉及安防监控领域，尤其涉及一种高清CCD摄像机自适应数字化外同步方法。
背景技术
目前，安防监控领域使用的摄像机随着技术不断提高，高清的CCD摄像机逐步成熟。普通的高清CCD摄像机不具备外同步功能，在拍摄日光灯、显示屏等随交流电周期变化的环境时，由于CCD摄像机拍摄的每帧图像和交流电周期变化不同步，导致拍摄的图像忽明忽暗变化，严重影响可视效果。同时具备外同步的CCD摄像机软硬件方案仅支持标清尺寸的画面，无法满足高清CCD摄像机大幅尺寸画面的需求，且现有标清CCD摄像机的外同步解决方案采用模拟调整内部晶体的方法，存在较大的误差，而且无法调整每帧图像采样点时间延时时间。因此开发一种支持高清CCD摄像机的自适应数字化外同步的方法，能够很好的满足现有高清CCD摄像机对外同步功能的需求。
发明内容
针对现有的高清CCD摄像机对外同步功能的需求, 本发明提供一种高清CCD摄像机自适应数字化外同步的方法，该方法满足高清CCD大幅尺寸图像采集，同时保证每帧图像的采样点时间根据外部交流电源的每个周期的变化而变化，且用户可以自定义采样点时间延时时间。
本发明解决其技术问题所采用的技术方案是：
一种高清CCD摄像机自适应数字化外同步的方法，在FPGA上实现，FPGA包括同步信号发生模块、内部同步信号发生模块、同步控制模块、时序驱动模块。其中，同步信号发生模块包括计数器A；内部同步信号发生模块包括计数器B 和计数器C。该方法包括以下步骤：
（1）预设延时时间T-delay，一行的像素值Num-h，一帧的行数值Num-v，单行判断值Num-set。
（2）同步信号发生模块根据外部的交流电产生的外部交流电产生电脉冲信号的上升沿复位计数器A，计数器A 按系统主时钟计数，当计数等于用户设定的时间T-delay，产生32个主时钟周期的同步信号S-Sync后，等待下一个外部交流电产生电脉冲信号的上升沿重复步骤，产生连续的同步信号S-Sync，同步信号S-Sync送至同步控制模块。
（3）内部同步信号发生模块的计数器B，根据主时钟计数，当计数满一行的像素值Num-h，产生100个主时钟周期的信号S-HD，并输出当前的计数值P-now；计数器C根据信号S-HD为时钟计数，当计数满一帧的行数值Num-v时，产生10个以信号S-HD为时钟周期的高电平信号S-VD，并输出当前的计数值H-now。计数值H-now和计数值P-now送至同步控制模块和时序驱动模块。
（4）同步控制模块首先根据同步信号S-Sync的第一个上升沿复位内部同步信号发生模块的计数器B和计数器C，以后的每一个帧图像的数据都在计数器C的计数值H-now值为3时，判断计数器B的计数值P-now值大于预设的值Num-set后停止计数器B计数，直到同步信号S-Sync的上升沿触发时刻，复位计数器B，此时计数器C的计数值H-now值变为为4。最终由时序驱动模块根据内部同步信号发生模块的计数器B实际产生的计数值P-now和和计数器C实际产生的计数值H-now，按CCD的采样时序要求，生成CCD的采样信号V1、V2、V3、V4、V2X、V3X。
本发明的有益效果是，一种高清CCD摄像机自适应数字化外同步的方法，满足高清CCD大幅尺寸图像采集，同时保证每帧图像的采样点时间根据外部交流电源的每个周期的变化而变化，且用户可以自定义采样点时间延时时间，此外，本发明适用于采用FPGA的采样高清CCD摄像机方案，仅需应用该方法即能实现，无需改动现有硬件和后端处理器的软件。
附图说明
图1是本发明的工作流程图。
具体实施方式
本发明高清CCD摄像机自适应数字化外同步的方法，可以在FPGA上实现，FPGA包括同步信号发生模块、内部同步信号发生模块、同步控制模块、时序驱动模块。普通的CCD摄像机图像采集过程由内部同步信号发生模块产生的固定频率的采样时间，并以此时序采集CCD的图像，但外部交流电的工作周期是存在微小的变化。因此在实际拍摄日光灯、显示屏等随交流电周期变化的环境时，由于交流电的工作周期是存在微小的变化，导致采集CCD的图像每一帧存在明暗的不均匀特点，表现为拍摄的图像忽明忽暗变化。同时单一的内部同步信号发生模块产生的图像采样点时间是根据内部时钟产生的，而与外部的外部交流电的工作周期没有关系，导致每次改变工作环境后，高清CCD摄像机的图像采样点时间与外部交流电的工作周期的起始点时间存在不固定的时间差，从而导致每次重启或改变工作环境亮度不一致的现象。因此需要使用同步信号发生模块，根据外部的交流电的工作周期特点，动态产生一种同步信号S-Sync，该同步信号S-Sync的工作周期和交流电的工作周期一致，且该同步信号S-Sync的工作周期的起始点时间和交流电的工作周期的起始点时间之间的时间差是固定的，该时间差也可以由用户自定义设置。同步信号发生模块主要由计数器A组成，根据外部交流电产生电脉冲信号的上升沿复位计数器A，并开始按系统主时钟计数，当计数到用户设定的时间T-delay，产生32个主时钟周期的高电平信号即同步信号S-Sync后，等待下一个外部交流电产生电脉冲信号的上升沿重复步骤，产生连续的同步信号S-Sync。内部同步信号发生模块主要由计数器B和计数器C组成，其中计数器B为像素计数器，根据主时钟计数，当计数满一行的像素值Num-h时，产生100个主时钟周期的高电平信号S-HD；计数器C为行计数器，根据信号S-HD为时钟计数，当计数满一帧的行数值Num-v时，产生10个以信号S-HD为时钟周期的高电平信号S-VD，同时计数器B和计数器C输出当前的计数值，分别为P-now，H-now。同步控制模块根据同步信号发生模块产生的信号S-Sync，和内部同步信号发生模块产生的计数值P-now，H-now控制计数器B和计数器C达到外同步功能。基于CCD（以Sony公司的ICX274BK器件为例）的采样方式的特点，其第1行和第2行的采样时间为转移电荷时间，后面仅跟的若干行为无效区域，可以在这个无效区域内选择其中一行，通过控制单行采样时间的长短来控制当前帧的周期时间，从而保证当前帧的周期时间和当前外部交流电的周期时间完全一致，且只要保证选择的这行处于帧同步头（高电平信号S-VD）的期间内，对于后端的处理器，如Ti公司的DM368器件或DM648器件，也正好是无效数据区间，该行的数据无论长短都不影响后端的处理功能。在实施过程中，首先根据同步信号S-Sync的第一个上升沿复位内部同步信号发生模块的计数器B和计数器C，以后的每一个帧图像的数据都在计数器C的计数值H-now值为3（即第三行数据）时，判断计数器B的计数值P-now值大于预设的值Num-set后停止计数器B计数，直到同步信号S-Sync的上升沿触发时刻，复位计数器B，此时计数器C的计数值H-now值变为为4即进入第4行的CCD数据采样并发送。最终由时序驱动模块根据内部同步信号发生模块的计数器B和计数器C的实际产生的计数值P-now，H-now，按CCD（以Sony公司的ICX274BK器件为例）的采样时序要求，生成CCD的采样信号V1、V2、V3、V4、V2X、V3X。从而实现图像每一帧与外部交流电的工作周期同步，且外部交流电的工作周期的微小变化都可以借用图像第三行数据的采样时间长短来弥补，实现高清CCD摄像机的自适应数字化外同步功能。
下面结合附图和实施例对本发明进一步说明，本发明的目的和效果将变得更加明显。
本发明的高清CCD摄像机自适应数字化外同步的方法，在FPGA上实现，FPGA包括同步信号发生模块、内部同步信号发生模块、同步控制模块、时序驱动模块。其中，同步信号发生模块包括计数器A；内部同步信号发生模块包括计数器B 和计数器C 。
如图1所示，该方法包括以下步骤：
1、预设延时时间T-delay，一行的像素值Num-h，一帧的行数值Num-v，单行判断值Num-set。
2、同步信号发生模块根据外部的交流电产生的外部交流电产生电脉冲信号的上升沿复位计数器A，计数器A 按系统主时钟计数，当计数等于用户设定的时间T-delay，产生32个主时钟周期的同步信号S-Sync后，等待下一个外部交流电产生电脉冲信号的上升沿重复步骤，产生连续的同步信号S-Sync，同步信号S-Sync送至同步控制模块。
3、内部同步信号发生模块的计数器B，根据主时钟计数，当计数满一行的像素值Num-h，产生100个主时钟周期的信号S-HD，并输出当前的计数值P-now；计数器C根据信号S-HD为时钟计数，当计数满一帧的行数值Num-v时，产生10个以信号S-HD为时钟周期的高电平信号S-VD，并输出当前的计数值H-now。计数值H-now和计数值P-now送至同步控制模块和时序驱动模块。
4、同步控制模块首先根据同步信号S-Sync的第一个上升沿复位内部同步信号发生模块的计数器B和计数器C，以后的每一个帧图像的数据都在计数器C的计数值H-now值为3时，判断计数器B的计数值P-now值大于预设的值Num-set后停止计数器B计数，直到同步信号S-Sync的上升沿触发时刻，复位计数器B，此时计数器C的计数值H-now值变为为4。最终由时序驱动模块根据内部同步信号发生模块的计数器B实际产生的计数值P-now和和计数器C实际产生的计数值H-now，按CCD的采样时序要求，生成CCD的采样信号V1、V2、V3、V4、V2X、V3X。
FPGA可以采用Altera公司的EP2C5T144C8N器件来实现，CCD可以采用Sony公司的ICX274BK器件来实现，后端处理器可以采用Ti公司的DM368器件或DM648器件来实现。但均不限于此。
Claims (1)
1.一种高清CCD摄像机自适应数字化外同步的方法，在FPGA上实现，FPGA包括同步信号发生模块、内部同步信号发生模块、同步控制模块、时序驱动模块；其中，同步信号发生模块包括计数器A；内部同步信号发生模块包括计数器B 和计数器C；其特征在于，该方法包括以下步骤：
（1）预设延时时间T-delay，一行的像素值Num-h，一帧的行数值Num-v，单行判断值Num-set；
（2）同步信号发生模块根据外部的交流电产生的外部交流电产生电脉冲信号的上升沿复位计数器A，计数器A 按系统主时钟计数，当计数等于用户设定的时间T-delay，产生32个主时钟周期的同步信号S-Sync后，等待下一个外部交流电产生电脉冲信号的上升沿并重复本步骤，从而产生连续的同步信号S-Sync，同步信号S-Sync送至同步控制模块；
（3）内部同步信号发生模块的计数器B，根据主时钟计数，当计数满一行的像素值Num-h，产生100个主时钟周期的信号S-HD，并输出当前的计数值P-now；计数器C根据信号S-HD为时钟计数，当计数满一帧的行数值Num-v时，产生10个以信号S-HD为时钟周期的高电平信号S-VD，并输出当前的计数值H-now；计数值H-now和计数值P-now送至同步控制模块和时序驱动模块；
（4）同步控制模块首先根据同步信号S-Sync的第一个上升沿复位内部同步信号发生模块的计数器B和计数器C，以后的每一个帧图像的数据都在计数器C的计数值H-now值为3时，判断计数器B的计数值P-now值大于预设的值Num-set后停止计数器B计数，直到同步信号S-Sync的上升沿触发时刻，复位计数器B，此时计数器C的计数值H-now值变为4；最终由时序驱动模块根据内部同步信号发生模块的计数器B实际产生的计数值P-now和和计数器C实际产生的计数值H-now，按CCD的采样时序要求，生成CCD的采样信号V1、V2、V3、V4、V2X、V3X。
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