CN102156499B - 基于对数检波的光相位延迟器的偏置控制方法与装置 - Google Patents
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Abstract
本发明公开了一种基于对数检波的光相位延迟器的偏置控制方法与装置，涉及光通信领域，方法包括步骤：使用对数RF检波器对双并联MZ调制器DPMZ输出光强的低频RF分量的功率进行检测，并用直流电压Vrf的形式表示；根据Vrf值反馈控制DPMZ的相位延迟器上的偏置，进而改变所述相位延迟器的相位延迟，当Vrf达到最小值时，相位延迟器上的偏置处于最佳点，此时相位延迟器的相位延迟等于π/2。由于本发明不需叠加导频信号，使电路较简单，不需用到DSP和高速高精度ADC，也不需用到高速RF器件，使器件成本较低，因此能够提高DPMZ中相位延迟器的偏置电压的控制精度，且降低控制电路的复杂度与成本。
Description
技术领域
本发明涉及光通信领域，特别是涉及一种基于对数检波的光相位延迟器的偏置控制方法与装置。
背景技术
在目前的光通信领域中，以差分四相相移键控为代表的光相位调制器，已经成为业界的主流产品。在差分四相相移键控调制系统中，应用最广泛的调制器为采用铌酸锂材料制作的DPMZ(Dual ParallelMach-Zehnder modulator，双并联MZ调制器)。目前业界正在研究的相干双偏振四相相移键控、正交频分复用等先进调制格式、以及未来的各种高级调制格式，也都将使用DPMZ作为调制器。因此，DPMZ无论是在目前还是将来都有着广泛的应用。然而，由于铌酸锂材料自身对温度和应力的敏感度较高的特性，使处在工作过程中的DPMZ的偏置会随时间发生漂移。因此，要实现精确的相位控制，获得较好的调制质量，就必须通过一定的外围控制电路，保证DPMZ的偏置始终处于最佳状态。
参见图1所示，DPMZ包括MZ(Mach-Zehnder，马赫-曾德)型调制器一101、MZ型调制器二102、相位延迟器103和监控PD(PhotoDiode，光电二极管)104。DPMZ的工作过程如下：将I码流调制到通过MZ型调制器一101的光上，将Q码流调制到通过MZ型调制器二102的光上，MZ型调制器一101和MZ型调制器二102并列。相位延迟器103将通过MZ型调制器二102的光延迟一定的相位。分别通过MZ型调制器一101和MZ型调制器二102的两路光合并到一路，然后输出。在DPMZ的输出端口处，通常会将输出光分出很小的一部分，发送到一个集成的监控PD 104，用作DPMZ输出光强的检测。监控PD 104产生光电流，光电流的大小正比于DPMZ的输出光强。
MZ型调制器一101和MZ型调制器二102的偏置分别是偏置1和偏置2，偏置1和偏置2一般通过监控PD 104上的平均光电流来控制，这一技术较为成熟和可靠。相位延迟器103所延迟的相位与施加在相位延迟器103上的偏置3有关，通常相位延迟器103的相位延迟的最佳值是π/2。
对于相位延迟器103上的偏置3，目前有以下两种控制方法：
(1)在偏置3上叠加一个幅度很小的导频信号，然后从监控PD104的输出中检出导频信号的2次谐波。当偏置3的设置使得导频信号的2次谐波幅度最大时，偏置3刚好处于最佳状态，使得相位延迟器103的相位延迟等于最佳值π/2。
(2)直接从监控PD 104的输出中采样，检出其中所包含的与数据码流(I码流和Q码流)速率相同的RF(Radio Frequency，射频)谐波信号。当偏置3的设置使得RF谐波信号功率最小时，偏置3刚好处于最佳状态，使得相位延迟器103的相位延迟等于最佳值π/2。
上述两种方法对DPMZ中相位延迟器的偏置电压的控制精度均有限。若采用第一种方法，由于导频信号的2次谐波很微弱，需要复杂的同步检波电路才能检出；并且，要使得导频信号的2次谐波幅度最大，又需要复杂的控制电路才能实现。因此，采用第一种方法通常需要使用DSP(Digital Signal Processor，数字信号处理器)和高速高精度ADC(Analog-Digital Converter，模拟-数字转换器)，不仅电路复杂，而且器件成本高；而导频信号的引入又影响了控制精度。若采用第二种方法，需要使用与数据码流速率相当的高速RF器件，不仅电路复杂，而且器件成本高；过高的器件带宽又引入了额外的噪声。
综上所述，采用目前相位延迟器的偏置控制方法，不仅控制精度有限，而且控制电路的复杂度与成本较高。
发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种基于对数检波的光相位延迟器的偏置控制方法与装置，能够提高DPMZ中相位延迟器的偏置电压的控制精度，降低控制电路的复杂度与成本。
本发明提供的基于对数检波的光相位延迟器的偏置控制方法，包括以下步骤：A、使用对数RF检波器对双并联MZ调制器DPMZ输出光强的低频RF分量的功率进行检测，并用直流电压Vrf的形式表示；B、根据Vrf值反馈控制DPMZ的相位延迟器上的偏置，进而改变所述相位延迟器的相位延迟，当Vrf达到最小值时，相位延迟器上的偏置处于最佳点，此时相位延迟器的相位延迟等于π/2。
在上述技术方案中，步骤B中的所述反馈控制的实现过程为：先通过模拟-数字转换器ADC将Vrf转换成数字信号，输入可编程逻辑器件计算出相位延迟器上的偏置的修正值，再通过数字-模拟转换器DAC将数字信号形式的相位延迟器上的偏置的修正值转换成模拟信号，输出到相位延迟器。
在上述技术方案中，所述可编程逻辑器件采用单片机、复杂可编程逻辑器件CPLD、现场可编程门阵列FPGA、数字信号处理器DSP或计算机中的一种。
在上述技术方案中，步骤B中的反馈控制也可以通过模拟电路实现：将Vrf作为输入条件，通过模拟运算电路计算出相位延迟器上的偏置的修正值，输出到相位延迟器。
在上述技术方案中，所述对数RF检波器的带宽远小于所传输数据码流的速率。
本发明提供的基于对数检波的光相位延迟器的偏置控制装置，与被控制的双并联MZ调制器DPMZ相连，所述DPMZ包括相互连接的第一MZ型调制器、第二MZ型调制器、相位延迟器和监控光电二极管PD，它包括顺次相连的跨阻放大器、对数射频RF检波器和反馈控制单元，所述跨阻放大器与DPMZ中的监控PD相连，所述反馈控制单元与DPMZ中的相位延迟器相连，监控PD、跨阻放大器、对数RF检波器、反馈控制单元和相位延迟器整体构成一个闭环控制回路，跨阻放大器将监控PD产生的光电流转化为电压信号，并将电压信号输出到对数RF检波器，对数RF检波器将DPMZ输出光强的低频RF分量的功率检测出来，并用直流电压Vrf的形式表示，反馈控制单元根据对数RF检波器输入的Vrf值，控制相位延迟器上的偏置3，进而改变相位延迟器的相位延迟，使Vrf达到最小值，此时相位延迟器的相位延迟等于π/2。
在上述技术方案中，所述反馈控制单元包括顺次相连的模拟-数字转换器ADC、可编程逻辑器件和数字-模拟转换器DAC，或者通过模拟电路实现。
在上述技术方案中，所述可编程逻辑器件采用单片机、复杂可编程逻辑器件CPLD、现场可编程门阵列FPGA、数字信号处理器DSP或计算机中的一种。
在上述技术方案中，所述监控PD、跨阻放大器和对数RF检波器的带宽均远小于所传输数据码流的速率。
在上述技术方案中，所述跨阻放大器输出的电压信号中包含I码流和Q码流的低频RF分量。
与现有技术相比，本发明的优点如下：
采用本发明提供的基于对数检波的光相位延迟器的偏置控制方法与装置，由于不需要叠加导频信号，提高了控制精度，且使得电路较为简单，由于不需要用到DSP和高速高精度ADC，也不需要用到高速RF器件，使得器件成本较低，且避免了引入额外的噪声，因此不仅能够提高DPMZ中相位延迟器的偏置电压的控制精度，而且能够降低控制电路的复杂度与成本。
附图说明
图1为DPMZ的结构示意图；
图2为本发明实施例中的装置结构示意图；
图3为本发明实施例中反馈控制单元的一种实现示意图；
图4为本发明实施例中反馈控制单元的另一种实现示意图；
图5a为
小于最佳值π/2时，DPMZ的输出光强的频谱图；
图5b为
等于最佳值π/2时，DPMZ的输出光强的频谱图；
图5c为大于最佳值π/2时，DPMZ的输出光强的频谱图。
图中：101-MZ型调制器一，102-MZ型调制器二，103-相位延迟器，104-监控PD，200-连续光源，201-第一MZ型调制器、202-第二MZ型调制器、203-相位延迟器，204-监控PD，205-跨阻放大器，206-对数RF检波器，207-反馈控制单元，301-ADC，302-单片机MCU，303-DAC，401-ADC、402-计算机，403-DAC。
具体实施方式
下面结合附图及实施例对本发明作进一步的详细描述。
为了提高DPMZ中相位延迟器的偏置电压的控制精度，控制电路的复杂度与成本，本发明实施例提供了一种基于对数检波的光相位延迟器的偏置控制方法与装置。
本发明实施例提供的基于对数检波的光相位延迟器的偏置控制方法，包括以下步骤：A、使用带宽远小于所传输数据码流的速率的对数RF检波器对双并联MZ调制器DPMZ输出光强的低频RF分量的功率进行检测，并用直流电压Vrf的形式表示；B、根据Vrf值反馈控制DPMZ的相位延迟器上的偏置，进而改变所述相位延迟器的相位延迟，当Vrf达到最小值时，相位延迟器上的偏置处于最佳点，此时相位延迟器的相位延迟等于π/2。所述反馈控制可以通过模拟电路实现，还可以通过如下步骤实现：先通过模拟-数字转换器ADC将Vrf转换成数字信号，输入可编程逻辑器件计算出相位延迟器上的偏置的修正值，再通过数字-模拟转换器DAC将数字信号形式的相位延迟器上的偏置的修正值转换成模拟信号，输出到相位延迟器。可编程逻辑器件可以采用单片机、CPLD(Complex Programmable LogicDevice，复杂可编程逻辑器件)、FPGA(Field Programmable GateArray，现场可编程门阵列)、数字信号处理器DSP或计算机中的一种。
参见图2所示，本发明实施例提供的基于对数检波的光相位延迟器的偏置控制装置，与被控制的DPMZ相连，DPMZ包括第一MZ型调制器201、第二MZ型调制器202、相位延迟器203和监控光电二极管PD204，第一MZ型调制器201与监控光电二极管PD204相连，第二MZ型调制器202通过相位延迟器203与监控光电二极管PD204相连。本发明的装置实施例包括顺次相连的跨阻放大器205、对数射频RF检波器206和反馈控制单元207，所述跨阻放大器205与DPMZ中的监控PD204相连，所述反馈控制单元207与DPMZ中的相位延迟器203相连，监控PD204、跨阻放大器205、对数RF检波器206、反馈控制单元207和相位延迟器203整体构成一个闭环控制回路。监控PD204、跨阻放大器205和对数RF检波器206的带宽均远小于所传输数据码流的速率。
跨阻放大器205将监控PD204产生的光电流转化为电压信号，并将电压信号输出到对数RF检波器206，跨阻放大器205输出的电压信号中包含I码流和Q码流的低频RF分量。对数RF检波器206将DPMZ输出光强的低频RF分量的功率检测出来，并用直流电压Vrf的形式表示，反馈控制单元207根据对数RF检波器206输入的Vrf值，控制相位延迟器203上的偏置3，进而改变相位延迟器203的相位延迟，使Vrf达到最小值，此时相位延迟器203的相位延迟等于π/2。
反馈控制单元207可以通过模拟电路实现，或者通过顺次相连的模拟-数字转换器ADC、可编程逻辑器件和数字-模拟转换器DAC来实现。可编程逻辑器件可以采用单片机、复杂可编程逻辑器件CPLD、现场可编程门阵列FPGA、数字信号处理器DSP或计算机中的一种。
参见图3所示，反馈控制单元207可以包括顺次相连的ADC301、单片机MCU302和DAC303。先通过较低速率、较低精度的ADC301采集Vrf为数字信号的形式，发送到单片机MCU302，或者其他类型的可编程逻辑器件，例如CPLD、FPGA或DSP，进行计算处理，得到相位延迟器上的偏置的修正值，再将结果送到DAC(Digital-AnalogConverter，数字-模拟转换器)303转换成模拟量，作为偏置3发送到相位延迟器203。
参见图4所示，反馈控制单元207还可以包括顺次相连的ADC401、计算机402和DAC403。先通过较低速率、较低精度的ADC401采集Vrf为数字信号的形式，送入计算机402的采集接口，利用计算机402的程序计算出相位延迟器上的偏置的修正值，计算结果由计算机402的输出接口发送到DAC 403转换成模拟量，作为偏置3送到相位延迟器203。
本发明方法实施例的原理详细阐述如下：
假设数据码流的速率为B，则I码流和Q码流的速率为B/2。假设入射到DPMZ的光的光场是Ei，DPMZ的输出光的光场是Eout，DPMZ的半波电压是Vπ，第一MZ型调制器201和第二MZ型调制器202的偏置电压，即偏置1和偏置2，分别是Vb，I和Vb，Q，I码流和Q码流的调制电压分别是Vd，I和Vd，Q，相位延迟器103的相位延迟是
则DPMZ的输出光强为：
假设第一MZ型调制器201和第二MZ型调制器202的偏置电压，即偏置1和偏置2已处于最佳状态，则Vd，I＝Vd，Q＝Vπ，代入式(1)中得：
I码流和Q码流是完全随机的0、1序列，根据相位调制的原理，Vd，I和Vd，Q的取值有以下4种可能：
Vd，I＝Vπ，Vd，Q＝Vπ
Vd，I＝Vπ，Vd，Q＝-Vπ
Vd，I＝-Vπ，Vd，Q＝Vπ
Vd，I＝-Vπ，Vd，Q＝-Vπ
这4种可能的情况随机出现，并且概率相等，I码流和Q码流的速率为B/2。将上述条件代入式(2)，对式(2)进行傅立叶变换到频域，得到的是DPMZ的输出光强的频谱，参见图5a、5b、5c所示，从图5a、5b、5c可以看到：DPMZ输出光强的频谱在从近直流的低频到B/2的高频的频段内，频谱接近于平坦。这是因为DPMZ输出光强的RF成分来自于I、Q码流，而I、Q码流是完全随机的0、1序列，其中包含了从低频到高频的所有频率成分，因此频谱是平坦的。通过设置相位延迟器203上的偏置3，使得相位延迟器203的相位延迟刚好等于最佳值π/2时，DPMZ输出光强的RF功率达到最小值。
因此，只需要检测DPMZ输出光强的低频RF分量的功率是否达到最小值，就可以判断DPMZ输出光强的RF功率是否达到最小值，由此可以判断相位延迟器203上的偏置3是否处于最佳点。这样就可以通过使用低速RF器件来实现高速RF器件的功能，降低器件成本。
然而，正因为DPMZ输出光强的频谱接近于平坦，DPMZ输出光强的RF功率从低频到高频平均分布，功率密度极低，因此DPMZ输出光强的低频RF分量的功率很微弱。
如果使用普通的线性RF检波器，例如RF包络检波器或者RF均方根检波器进行检测，由于动态范围不够，将无法准确地判断DPMZ输出光强的低频RF分量的功率是否达到最小值，也就无法准确判断相位延迟器203上的偏置3是否处于最佳点。
因此，本发明实施例中，使用对数RF检波器对DPMZ输出光强的低频RF分量的功率进行检测。对数RF检波器的功能是将输入的RF功率，用直流电压Vrf的形式表示出来，且Vrf的值是输入的RF功率的对数。由于对数有压缩数量级的功能，因此对数RF检波器可以提供足够的动态范围，能够准确判断DPMZ输出光强的低频RF分量的功率是否达到最小值，从而准确判断相位延迟器203上的偏置3是否处于最佳点。
在本发明的方法实施例的基础上，本发明还提供了对应的装置实施例，参见图2所示，连续光源200将连续激光送入到DPMZ中，分成两路分别送入第一MZ型调制器201和第二MZ型调制器202中。I码流被第一MZ型调制器201调制到通过第一MZ型调制器201的光上，Q码流被第二MZ型调制器202调制到通过第二MZ型调制器202的光上。第二MZ型调制器202输出的光通过相位延迟器203，再和第一MZ型调制器201输出的光合成一路输出，输出光的一小部分被分出来，发送到监控PD 204中，监控PD 204检测DPMZ输出的光强，产生光电流，光电流的大小正比于DPMZ输出的光强。监控PD 204将产生的光电流发送到跨阻放大器205，跨阻放大器205将微弱的光电流转化为电压信号，便于后级处理。
监控PD 204和跨阻放大器205的带宽远小于I、Q码流的速率。例如，数据码流的速率是40Gb/s，则I、Q码流的速率是20Gb/s，因此可以使用带宽小于500MHz的监控PD 204和跨阻放大器205，这样器件成本较低。此时跨阻放大器205输出的电压信号包含的不是I、Q码流的全部带宽的信号，而是I、Q码流的低频RF分量。
跨阻放大器205将输出的电压信号发送到对数RF检波器206中，将DPMZ输出光强的低频RF分量的功率检测出来，并用直流电压Vrf的形式表示。DPMZ输出光强的低频RF分量的功率越大，Vrf的值越大，且Vrf的值是DPMZ输出光强的低频RF分量的功率的对数。出于器件成本的考虑，对数RF检波器206的带宽与监控PD 204和跨阻放大器205的带宽相当，也小于500MHz，远小于I、Q码流的速率。
对数RF检波器206将Vrf输入到反馈控制单元207，反馈控制单元207根据输入的Vrf值控制相位延迟器203上的偏置3，进而改变相位延迟器203的相位延迟，使得Vrf的值达到最小。当Vrf的值达到最小时，代表着DPMZ输出光强的低频RF分量的功率最小，此时相位延迟器203的相位延迟刚好等于π/2。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (2)
1.一种基于对数检波的光相位延迟器的偏置控制方法，其特征在于包括以下步骤：
A、使用带宽远小于所传输的I、Q码流的速率的对数RF检波器，对来自于I、Q码流的双并联MZ调制器DPMZ输出光强的低频RF分量的功率进行检测，并用直流电压Vrf的形式表示，所述I、Q码流是完全随机的0、1序列；
B、根据Vrf值反馈控制DPMZ的相位延迟器上的偏置，进而改变所述相位延迟器的相位延迟，当Vrf达到最小值时，相位延迟器上的偏置处于最佳点，此时相位延迟器的相位延迟等于π/2；所述反馈控制的实现过程为：先通过模拟-数字转换器ADC将Vrf转换成数字信号，输入CPLD或FPGA，计算出相位延迟器上的偏置的修正值，再通过数字-模拟转换器DAC将数字信号形式的相位延迟器上的偏置的修正值转换成模拟信号，输出到相位延迟器。
2.一种基于对数检波的光相位延迟器的偏置控制装置，与被控制的双并联MZ调制器DPMZ相连，所述DPMZ包括相互连接的第一MZ型调制器(201)、第二MZ型调制器(202)、相位延迟器(203)和监控光电二极管PD(204)，其特征在于：它包括顺次相连的跨阻放大器(205)、对数RF检波器(206)和反馈控制单元(207)，所述监控PD(204)、跨阻放大器(205)和对数RF检波器(206)的带宽均远小于所传输的I、Q码流的速率，所述跨阻放大器(205)与DPMZ中的监控PD(204)相连，所述反馈控制单元(207)与DPMZ中的相位延迟器(203)相连，监控PD(204)、跨阻放大器(205)、对数RF检波器(206)、反馈控制单元(207)和相位延迟器(203)整体构成一个闭环控制回路，跨阻放大器(205)将监控PD(204)产生的光电流转化为电压信号，并将电压信号输出到对数RF检波器(206)，跨阻放大器(205)输出的电压信号中包含I、Q码流的低频RF分量，I、Q码流是完全随机的0、1序列；对数RF检波器(206)将来自于I、Q码流的DPMZ输出光强的低频RF分量的功率检测出来，并用直流电压Vrf的形式表示，反馈控制单元(207)根据对数RF检波器(206)输入的Vrf值，控制相位延迟器(203)上的偏置，进而改变相位延迟器(203)的相位延迟，使Vrf达到最小值，此时相位延迟器(203)的相位延迟等于π/2；所述反馈控制单元(207)包括顺次相连的模拟-数字转换器ADC、可编程逻辑器件和数字-模拟转换器DAC，所述可编程逻辑器件为CPLD或者FPGA。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |