CN102150215A - 用于带内数据掩码比特传输的系统、方法和装置 - Google Patents

用于带内数据掩码比特传输的系统、方法和装置 Download PDF

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Abstract

本发明的实施例总体上针对用于带内数据掩码比特传输的系统、方法和装置。在一些实施例中，将一个或多个数据掩码比特集成到部分写入帧中并且经由数据总线传送到存储设备。由于经由数据总线传送数据掩码比特，那么系统不需要(昂贵的)数据掩码引线。在一些实施例中，提供机制来使得存储设备(例如，DRAM)在完成对DRAM阵列的部分写入之前能够检验有效数据掩码比特。

Description

用于带内数据掩码比特传输的系统、方法和装置
技术领域
本发明的实施例总体上涉及集成电路领域，并且更具体地涉及用于带内数据掩码比特传输的系统、方法和装置。
背景技术
主机(例如，存储器控制器)可以对动态随机存取存储设备(DRAM)执行部分写入，在该动态随机存取存储设备中，写入数据的一个或多个字节被掩码。在传统的系统(例如，双倍数据速率(DDR)1、DDR2和DDR3)中，使用一个或多个专用数据掩码引线(pin)来传送数据掩码比特。通常，数据掩码引线以与(例如在数据总线上的)数据引线相同的频率切换。传统的系统通常在数据的每个字节通道(lane)使用一个数据掩码信号。因此，x4或x8设备可以具有一个数据掩码引线，x16设备可以具有两个数据掩码引线。
附图说明
以示例的方式而非限制的方式说明了本发明的实施例，在附图中，相似的参考标记指示类似的元件。
图1是说明了根据本发明的实施例实现的计算系统的选择方面的高级框图。
图2说明了根据本发明的实施例的部分写入帧格式的一个示例。
图3说明了根据本发明的一些实施例的DRAM部分写入逻辑的选择方面。
图4是根据本发明的一些实施例的错误报告逻辑的示例。
图5说明了根据本发明的一些实施例的适合用于x16设备的部分写入帧的示例。
图6说明了根据本发明的一些实施例的适合用于x4设备的部分写入帧的示例。
图7是说明了根据本发明的实施例的、用于将数据掩码比特发送到存储设备的方法的选择方面的流程图。
具体实施方式
本发明的实施例总体上针对用于带内数据掩码比特传输的系统、方法和装置。在一些实施例中，一个或多个数据掩码比特被集成到部分写入帧中并且经由数据总线被传送到存储设备。由于经由数据总线来传送数据掩码比特，那么系统不需要(昂贵的)数据掩码引线。在一些实施例中，提供机制来使得存储设备(例如，DRAM)在完成对DRAM阵列的部分写入之前能够检验有效数据掩码比特。该机制减轻了对额外的数据移动(staging)的需要。如下文进一步的描述，可以并行地进行循环冗余检验(CRC)。该CRC检验不需要门控对阵列的数据写入。
存储器信道(例如，DRAM信道)的不断增加的传送速率增加了所传送的数据中的传输错误的风险。通过使用CRC错误比特覆盖DRAM数据帧可以减少这些传输错误。例如，8比特的CRC可以覆盖64比特的数据以获得期望的比特错误率(BER)。在使用分离的数据掩码引线的传统系统中，数据掩码比特通常未被CRC覆盖，即使数据掩码引线以与数据引线相同的速率切换。
可以将数据掩码比特合并到数据帧中以提供数据掩码比特的CRC覆盖。然而，这种方式会引起问题，因为它针对“正常”写入和部分写入创建了分离的写入流水线。正常(或完整)写入不需要由有效CRC校验和来证明其有资格被写入到DRAM核心。相反，正常写入被写入到DRAM核心并且CRC检查与完成写入并行地进行。如果检测到错误，那么将错误消息提供给控制器并且控制器重试写入事务。如果不良数据被初始地写入到DRAM核心中，那么只是在控制器重试写入事务时重写不良数据。
然而，这种方式不能用于部分写入，因为存在在DRAM阵列中将好的数据重写的风险。如果在数据掩码比特中存在错误(例如，由于信令/连接错误导致数据掩码比特从1改变为0)，那么DRAM将不掩码对应的字节并且将在阵列中重写好的数据。在部分写入完成之前可以使用CRC校验和来证明有资格进行部分写入。然而，这引起了针对正常写入和部分写入具有不同的写入流水线的问题。不同的写入流水线增加了DRAM的成本和复杂性。它还创建了两个不同的写入延迟定时并且需要DRAM中数据的移动。下文参考图1-6讨论了用于证明有资格进行部分写入的替代方式。
图1是说明了根据本发明的实施例实现的计算系统的选择方面的高级框图。在所说明的实施例中，系统100包括主机110(例如，存储器控制器)和存储设备120(例如，动态随机存取存储设备或DRAM)。在替代实施例中，系统100可以包括更多元件、更少元件和/或不同的元件。
命令/地址(C/A)通道102提供了用于向存储设备120发送命令和地址的多个通道。DQ通道104提供了双向读/写数据总线。CRC通道106提供了用于传送CRC校验和比特的双向总线。在替代实施例中，DQ通道104和/或CRC通道106可以是单向的。为了便于描述，参照x8存储设备描述了本发明的实施例。然而，应当意识到，本发明的实施例可以包括诸如x4、x16、x32等的其他设备数据宽度。
主机110控制去往和来自存储设备120的数据的传送。主机110包括部分写入逻辑112(或者，为了便于描述，称为逻辑112)。逻辑112使得主机110能够在写入数据帧中发送一个或多个数据掩码比特。在一些实施例中，逻辑112提供机制以使得存储设备120能够在完成对DRAM阵列的部分写入之前确定数据掩码比特是否有效。例如，可以在多于一个单元间隔(unit interval(UI))中传送相同的数据掩码比特。存储设备120然后可以比较同一数据掩码比特(或多个比特)的多个实例，以确定它们是否匹配。如果它们确实匹配，那么数据掩码比特很可能是有效的并且可以在不需要CRC来门控部分写入的完成的情况下完成该部分写入。下文参考图2-6进一步描述了这种方式。为了便于说明，逻辑112被示出为单块逻辑。然而，应当意识到，可以由未必在主机110上配置的逻辑来执行逻辑112提供的功能。
在一些实施例中，如果写入帧包括数据掩码比特，那么主机110编码部分写入命令(例如，Wm)；如果写入帧不包括数据掩码比特，那么主机110编码“正常”写入(例如，W)。术语“部分写入帧”是指包括一个或多个数据掩码比特的写入帧，该数据掩码比特用于掩码该“部分写入帧”的至少一部分。主机110不需要数据掩码引线(或多个引线)，因为数据掩码比特通过数据总线(例如，104)与部分写入帧一起被传送。此外，既然数据掩码比特与数据比特一起被传送，那么可以由保护数据比特的循环冗余检验(CRC)校验和来保护它们。参考图2-8进一步讨论了部分写入数据帧的示例。在一些实施例中，主机110被集成到与一个或多个处理器相同的管芯上。
主机110还可以包括CRC生成器114。在支持CRC使用的系统中，CRC生成器114生成能够与来自存储设备120的CRC校验和进行比较的本地CRC，以确定所发送的数据是否被破坏。此外，针对写入事务生成CRC并且在写入帧中将其发送到存储设备(在支持CRC使用的系统中)。
存储设备120提供系统100的(至少一部分)主系统存储器。在一些实施例中，存储设备120是动态随机存取存储设备(DRAM)。存储设备120包括输入/输出(I/O)电路122、部分写入逻辑124(或者，为了便于引用，称为逻辑124)、核心126(例如，存储器阵列)等等。I/O电路122包括适于通过一个或多个互连(例如，C/A 102、DQ 104和/或CRC 106)接收和/或发送信号的电路。为了便于说明，I/O电路122被示出为单块逻辑。然而，应当意识到，可以由未必在存储设备120上配置的逻辑来执行由I/O电路122提供的功能。
逻辑124使得存储设备120能够对核心126写入正常写入帧(例如，没有数据掩码比特)或部分写入帧(例如，具有数据掩码比特)。逻辑124可以将事务解码为正常写入(W)或部分写入(Wm)。如果事务是Wm，那么逻辑124使用由部分写入帧提供的数据掩码比特来掩码部分写入帧中的所选择的数据比特。下文参考图3和4进一步讨论了逻辑124的选择的方面。
图2说明了根据本发明的实施例的部分写入帧格式的一个示例。在所说明的实施例中，数据总线是八比特宽(例如，DQ[7:0])并且每一个写入帧具有八个单元间隔(UI)传送(例如，UI0-UI7)。在替代实施例中，数据总线可以具有不同的宽度(例如，4、16、32等)并且/或者帧200可以具有不同数量的UI。
通常，部分写入事务传送字节、字或双字(例如，两个字)。因此，大部分的部分写入只使用四个(或更少的)UI来传送数据。这与四个模式的突发长度(例如，在双倍数据速率(DDR)3中实现的)类似。可以通过发布具有等于1的比特“A2”的写入CAS命令在开始UI中传送字节四到七。具有等于0的比特A12的写入CAS意味着BL8的突发长度。类似地，具有等于1的比特“A12”的写入CAS命令意味着BL4的突发长度。具有等于0的“A2”的BL4事务意味着传送字节零到三。具有等于1的A2的BL4事务意味着在部分写入帧的前四个UI中传送字节四到七。
在一些实施例中，定义新的命令编码来声明写入是部分写入还是完整写入。例如，部分写入的命令编码可以是“Wm”。类似地，完整写入的命令编码可以是“W”。帧200说明了部分写入(Wm)帧的一个示例。帧200在UI零到三中传送部分写入数据。通过后面四个UI传送对应于写入数据的数据掩码比特。
在一些实施例中，在帧200的多于一个UI中传送相同的数据掩码比特。接收帧200的DRAM将数据掩码比特(或多个比特)的多个实例进行比较来确定它们是否匹配。如果它们匹配，那么数据掩码比特(或多个比特)是有效的。如果它们不匹配，那么数据掩码比特(或多个比特)是无效的。这种方式使得DRAM能够在不使用CRC校验和(其可以并行地被计算)来门控部分写入操作的完成的情况下，证明部分写入帧200具有资格。
帧200包括UI 0-3中的部分写入数据字节0-3。此外，帧200包括UI 4-7的每一个中的DM0-DM3。使用DMn来表示一般数据掩码比特，然后，如果DMn的所有实例都等于1，那么相应的字节n被掩码。因此，如果DM0_a、DM0_b、DM0_c和DM0_d每一个都等于1，那么字节0被掩码。帧200的未被使用的部分被标记“保留用于未来使用”(RFU)。
在替代实施例中，帧200可以具有不同的结构并且仍然包含至少一个数据掩码比特的多于一个实例(或拷贝)。例如，帧200可以具有多于八个UI或少于八个UI。数据字节和/或数据掩码比特可以位于帧200中的几乎任何位置(例如，开头、结尾、交错的，等等)。此外，在一些替代实施例中，一个UI与另一个UI的数据掩码比特的顺序可以改变。
图3说明了根据本发明的一些实施例的DRAM部分写入逻辑(例如，图1中示出的124)的选择的方面。在一些实施例中，使用OR门(例如，OR门300)来生成用于DRAM核心的字节使能信号。BE_0#上的0意味着使能了对应的字节并且其可以被写入到DRAM核心中。OR门300的输入(例如，DM0_a到DM0_b)是来自部分写入数据帧(例如，图2中示出的帧200)的DM0的多个实例(或拷贝)。OR门逻辑300示出了用于单个字节的门控逻辑。应当意识到，每一个字节可以具有类似逻辑的实例。在替代实施例中，可以在DRAM中使用不同逻辑来生成字节使能信号。
在一些实施例中，CRC检验与字节使能信号生成并行地进行。如果CRC检验检测到一个错误(或多个错误)，那么将它(或它们)报告给控制器(例如，图1中示出的主机110)。图4是根据本发明的一些实施例的错误报告逻辑400的示例。逻辑400包含AND门402、OR门404以及XOR门406。在操作中，DMn_a到DMn_b被提供为AND门402和OR门404的输入。如果DMn_a到DMn_b的所有值相同(例如，都是1或都是0)，那么XOR406的输入相同，并且因此，XOR 406的输出是0(没有检测到错误)。另一方面，如果DMn_a到DMn_b中的至少一个与其他不同，那么XOR 406的输入不同并且XOR 406的输出升高以指示错误状态(例如，408)。可以将错误(ERROR)信号408路由到控制器以使得重试部分写入操作。
参考图1-4讨论的本发明的实施例是针对x8存储设备的。在替代实施例中，存储设备可以具有不同宽度(例如，x16、x4等)。图5说明了根据本发明的一些实施例的适合用于x16设备的部分写入帧的示例。如图5所示，帧500具有类似于帧200(图2中所示)的格式，除了用于DQ0-DQ7的格式被复制给DQ8-DQ15。表1针对帧500将数据掩码比特(DM)映射到字节。在替代实施例中，可以使用不同的帧格式。
表1
  数据掩码比特   哪个字节被覆盖
  DM0   字节0
  DM1   字节1
  DM2   字节2
  DM3   字节3
  DM4   字节4
  DM5   字节5
  DM6   字节6
  DM7   字节7
图6说明了根据本发明的一些实施例的适合用于x4设备的部分写入帧的示例。帧600具有类似于帧200(图2中所示)的格式，除了UI 0-3传送半字节而非字节。在这种实施例中，DMn_a到DMn_d覆盖对应的半字节。表2针对帧600将数据掩码比特(DM)映射到半字节。在替代实施例中，可以使用不同帧格式。
表2
  数据掩码比特   哪个半字节被覆盖
  DM0   半字节0
  DMI   半字节1
  DM2   半字节2
  DM3   半字节3
图7是说明了根据本发明的实施例的、用于将数据掩码比特发送到存储设备的方法的选择方面的流程图。参考处理框702，主机(例如，图1中示出的主机110)向存储设备(例如，图1中示出的存储设备120)发布部分写入命令(例如，Wm)。在一些实施例中，主机是存储器控制器并且存储设备是DRAM。
参考处理框704，主机响应于该部分写入命令生成部分写入帧。在一些实施例中，部分写入帧包括用于传送部分写入数据的m个单元间隔。部分写入帧还可以包括用于传送与部分写入数据对应的数据掩码比特的n个单元间隔。在一些实施例中，在n个单元间隔的多于一个中重复数据掩码比特的至少一些。参考图2中作为示例的帧200，UI 4-7中的每一个包括DM0_a到DM0_d的拷贝。接收部分写入帧的DRAM可以将DM0_a到DM0_d的多个实例进行比较，以确定是否发生了信号传送错误。
在706中，主机将部分写入帧传送到存储设备。在一些实施例中，存储设备是DRAM。在替代实施例中，存储设备可以是除了DRAM之外的其他设备(例如，SRAM等)。
还可以将本发明的实施例的元素提供为用于存储机器可执行指令的机器可读介质。机器可读介质可以包括，但不限于：闪速存储器、光盘、压缩盘-只读存储器(CD-ROM)、数字多功能/视频盘(DVD)ROM、随机存取存储器(RAM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、磁卡或光卡、传播介质或适于存储电子指令的其他类型的机器可读介质。例如，可以将本发明的实施例下载为计算机程序，所述计算机程序可以经由通信链路(例如，调制解调器或网络连接)以体现在载波或其他传播介质中的数据信号的方式从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。
在上述描述中，使用某些术语来描述本发明的实施例。例如，术语“逻辑”表示用于执行一个或多个功能的硬件、固件、软件(或它们的任意组合)。例如，“硬件”的示例包括但不限于：集成电路、有限状态机、或者甚至组合逻辑。集成电路可以采取诸如微处理器、专用集成电路、数字信号处理器、微控制器等的处理器的形式。
应当意识到，贯穿本说明书提及的“一个实施例”或“实施例”意味着结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在此强调并应当意识到，本说明书的各个部分中两次或更多次提及的“实施例”或“一个实施例”或“替代实施例”未必都指同一实施例。此外，可以将特定的特征、结构或特性合适地组合到本发明的一个或多个实施例中。
同样地，应当意识到，在本发明的实施例的上述描述中，为了流畅描述本公开以有助于理解各个发明方面中的一个或多个，有时在单个实施例、附图或它们的描述中将各种特性组合在一起。然而，本公开的这种方法不应被解释为反映了所声明的主题需要比在每一个权利要求中清楚引用的特征更多的特征的意图。而是，如所附权利要求所反映的，发明方面在于少于单个上述公开的实施例的所有特征。因此，所附的权利要求被明确地包含到具体实施方式中。

Claims (24)

1.一种集成电路，包括：
用于向易失性存储设备发布部分写入命令的逻辑；以及
用于响应于所述部分写入命令生成部分写入帧的逻辑，其中，所述部分写入帧包括用于传送部分写入数据的m个单元间隔和用于传送数据掩码比特的n个单元间隔，并且其中，在所述n个单元间隔的多于一个中重复所述数据掩码比特的至少一些。
2.根据权利要求1所述的集成电路，其中，所述n个单元间隔的每一个包括所述数据掩码比特的拷贝。
3.根据权利要求2所述的集成电路，其中，所述m个单元间隔的每一个包括部分写入数据的一个字节。
4.根据权利要求3所述的集成电路，其中，所述n个单元间隔的每一个包括与部分写入数据的m个字节的每一个对应的数据掩码比特。
5.根据权利要求4所述的集成电路，其中，m是4并且n是4。
6.根据权利要求1所述的集成电路，其中，所述集成电路包括存储器控制器。
7.根据权利要求6所述的集成电路，其中，所述易失性存储设备包括随机存取存储设备。
8.一种集成电路，包括：
存储器核心；
与所述存储器核心耦合的输入/输出逻辑，所述输入/输出逻辑能够接收部分写入帧，所述部分写入帧包括部分写入数据的m个单元间隔和数据掩码比特的n个单元间隔，其中，所述n个单元间隔中的第一单元间隔包括第一组数据掩码比特并且所述n个单元间隔中的第二单元间隔包括第二组数据掩码比特；以及
与所述输入/输出逻辑耦合的使能逻辑，所述使能逻辑用于至少部分地基于所述第一组数据掩码比特是否与所述第二组数据掩码比特匹配，来使得能够对所述存储器核心进行写入。
9.根据权利要求8所述的集成电路，其中，所述m个单元间隔的每一个包括部分写入数据的一个字节。
10.根据权利要求9所述的集成电路，其中，所述n个单元间隔的每一个包括与部分写入数据的m个字节对应的一组数据掩码比特。
11.根据权利要求10所述的集成电路，其中，所述使能逻辑能够至少部分地基于n组数据掩码比特是否匹配，来使得能够对所述存储器核心进行写入。
12.根据权利要求11所述的集成电路，其中，m是4并且n是4。
13.根据权利要求8所述的集成电路，其中，所述集成电路包括动态随机存取存储设备。
14.一种方法，包括：
向易失性存储设备发布部分写入命令；
响应于所述部分写入命令生成部分写入帧，其中，所述部分写入帧包括用于传送部分写入数据的m个单元间隔和用于传送数据掩码比特的n个单元间隔，并且其中，在所述n个单元间隔的多于一个中重复所述数据掩码比特的至少一些；以及
将所述部分写入帧传送到所述易失性存储设备。
15.根据权利要求14所述的方法，其中，所述n个单元间隔的每一个包括所述数据掩码比特的拷贝。
16.根据权利要求15所述的方法，其中，所述m个单元间隔的每一个包括部分写入数据的一个字节。
17.根据权利要求16所述的方法，其中，所述n个单元间隔的每一个包括与部分写入数据的m个字节的每一个对应的数据掩码比特。
18.根据权利要求17所述的方法，其中，m是4并且n是4。
19.根据权利要求14所述的方法，其中，所述易失性存储设备包括随机存取存储设备。
20.一种系统，包括：
主机，包括：
用于向动态随机存取存储设备发布部分写入命令的逻辑；以及
用于响应于所述部分写入命令生成部分写入帧的逻辑，其中，所述部分写入帧包括用于传送部分写入数据的m个单元间隔和用于传送数据掩码比特的n个单元间隔，并且其中，在所述n个单元间隔的多于一个中重复所述数据掩码比特的至少一些；以及
用于接收所述部分写入数据帧的所述动态随机存取存储设备。
21.根据权利要求20所述的系统，其中，所述n个单元间隔的每一个包括一组数据掩码比特，并且所述m个单元间隔的每一个包括部分写入数据的一个字节。
22.根据权利要求21所述的系统，其中，所述n个单元间隔的每一个包括与部分写入数据的m个字节的每一个对应的数据掩码比特。
23.根据权利要求22所述的系统，其中，m是4并且n是4。
24.根据权利要求所述的系统，其中，所述动态随机存取存储设备包括：
存储器核心；
与所述存储器核心耦合的输入/输出逻辑，所述输入/输出逻辑能够接收所述部分写入帧；以及
与所述输入/输出逻辑耦合的使能逻辑，所述使能逻辑用于至少部分地基于n组数据掩码比特是否匹配，来使得能够对所述存储器核心进行写入。
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