CN102098090B - 多天线接收机中用于缓存数据的方法及相应器件和接收机 - Google Patents

Abstract

为了解决现有的多天线接收机中使用乒乓缓存机制所需的存储空间大的缺点，本发明提出了多天线接收机中用于缓存数据的方法及相应器件和接收机，该接收机包括一缓存器，多天线分别接收该帧的各部分数据，本发明的主要发明构思在于，对于多帧中的任何某一帧，使用一第一预定规则将其存储在该缓存器中，并在接收该帧完毕后输出，并对于该某一帧之后紧接的某另一帧，使用一第二预定规则将其存储在该缓存器中，并在接收该帧完毕后输出，其中，输出的数据的速率大于数据到来并存储的速率。本发明减少了多天线接收机所需要的缓存器大小，接收机只需要使用两种预定规则进行数据存储和读出，缓存器也只具有数个存储状态，便于逻辑控制。

Description

多天线接收机中用于缓存数据的方法及相应器件和接收机

技术领域

本发明涉及无线接收机，尤其涉及多天线接收机。

背景技术

基于多天线的数据接收的并行性，多天线接收机需要对多天线接收的数据进行处理。而由于处理资源的稀缺，多天线接收的数据一般会存储在缓存器中，接收机逐个将各个天线所接收的数据从缓存器中读出，继而进行处理。图1示出了一台现有的基于OFDM的MIMO接收机的框图，该接收机基于乒乓缓存(Ping Pang Buff)机制对来自四根天线的数据进行缓存和读取。具体的，该接收机具有一块乒缓存器(Ping Buff)和一块乓缓存器(Pang Buff)。在第一个帧(在OFDM中为一个OFDM符号)中，四根天线接收的并行数据分别经过7.5KHz的频移处理后，分别被存入乒缓存器。在接收完毕后，接收机从乒缓存器中分别读取各根天线所接收的第一帧的数据，提供给FFT模块进行处理，并生成相应的第一帧。与此同时，第二帧开始，四根天线接收到第二帧的数据。而由于乒缓存器中始终存在尚未读取的第一帧的数据，因而接收机将四根天线接收的第二帧的数据分别存入乓缓存器中，在接收完毕后，接收机从乓缓存器中分别读取各根天线所接收的第二帧的数据，提供给FFT模块进行处理，并生成相应的第二帧。两个缓存器交替着存储连续帧，两个缓存器的存储空间大小都和一帧的数据量相同。

现有技术的缺点在于需要较多的存储资源，并且需要较多的逻辑资源控制在缓存器中存储和读取数据。随着接收机天线数量的增多，乒乓缓存机制所需的缓存器的空间以天线增长数量的两倍的比率增长。这使得在一块FPGA的芯片中实现存储空间满足要求的缓存器十分地困难。

发明内容

在现有技术中，乒缓存器或乓缓存器中随时都有可用的缓存单元。因此，如果可以仅使用一块缓存器，同时存储正在被读出的前一帧的数据和正在被接收的后一帧的数据，那么可以在一定程度上减少多天线接收机所需的缓存器空间，降低成本，更易于产业应用。但是，目前本领域内还没有实现在同一块缓存器中缓存两帧数据，并且能够连续工作的存储方案。这是因为本领域内没有研究出可以满足实际应用的存储规则，在缓存器中实现较少的、循环的存储状态，因而需要大量的逻辑资源来控制在缓存器中读取和存储数据，这使得接收机的成本增加，不利于产业应用。

可见，降低多天线接收机对用于缓存多天线接收的数据的缓存器的存储空间的要求，并且减少存储状态，便于逻辑控制是十分有利的。

对此，根据本发明的第一个方面，提供了一种在多天线接收机中用于缓存来自多天线的数据的方法，所述多天线分别接收该帧的各部分数据，该接收机包括一缓存器，其中，该方法包括如下步骤：i.将所述多天线在第一帧的最后一个部分之前的部分的数据按第一预定规则存储在所述缓存器中；ii.在所述多天线接收到所述第一帧的最后一个部分的数据后，输出所述多天线中的第一天线所接收的所述第一帧的完整的数据，并将其他天线所接收的数据按第一预定规则存储在所述缓存器中；iii.按一定天线顺序分别输出所述多天线中除第一天线之外的其他天线所接收的所述第一帧的完整的数据，并且，在所述多天线接收第二帧的数据后，将所接收所述第二帧的最后一个部分之前的部分的数据按第二预定规则存储在所述缓存器中；对于所述第二帧，基于所述第二预定规则重复所述步骤ii和所述步骤iii，并且对于之后至少一帧，交替地使用所述第一预定规则重复所述步骤iii和所述步骤ii，或使用所述第二预定规则重复所述步骤iii和所述步骤ii；其中，所述步骤ii和iii中输出数据的速率大于存储数据的速率。

根据本发明的第二个方面，提供了一种在多天线OFDM接收机中用于控制缓存来自多天线的数据的控制器件，所述接收机包括一缓存器，其特征在于，该控制器件被配置为执行根据本发明第一个方面的方法，并包括如下部件：写地址产生模块，用于按照所述规则a和所述规则b，产生在缓存器中存储所述多天线在各接收时刻所接收的数据的存储地址；读地址产生模块，用于按照所述规则a和所述规则b，产生从缓存器中按天线读取各天线所接收的数据的读取地址，该读取地址与该数据被存储的存储地址相对应。

根据本发明的第三个方面，提供了一种多天线OFDM接收机，包括如下部件：并串转换模块，与多天线相连，用于将所述多天线并行接收的数据转换为串行的数据；缓存器，用于存储所述多天线接收的数据；根据本发明第二个方面的控制器件，用于控制将所述多天线接收的数据按照所述预定规则存储在所述缓存器中，和控制按天线分别输出各天线接收的数据；频移模块，用于对输出的各天线分别接收的数据进行频移；快速傅立叶变换模块，用于对经过频移的各天线分别接收的数据进行快速傅立叶变换；帧生成模块，用于将经快速傅立叶变换的各天线分别接收的数据合并为帧。

本发明的以上几个方面使用两种预定规则分别将连续的两帧存储在一个缓存器中，并使用相应的两种读取方式分别进行读取，减少了多天线接收机所需要的缓存器大小。并且，接收机只需要使用两种预定规则进行数据存储和读出，缓存器也只具有数个存储状态，十分便于逻辑控制。

在一个优选的实施方式中，所述第一预定规则和所述第二预定规则分别为以下两规则中的一个和另一个：a.在所述缓存器的缓存单元中，对各个接收时刻分别确定一缓存块，各缓存块依接收时刻顺序连续排列，并且，各缓存块中按输出天线顺序连续地存储所述多个天线在该接收时刻所接收的数据；b.在所述缓存器的缓存单元中，对各天线分别确定一缓存块，各缓存块依输出天线顺序连续排列，并且，各缓存块中依接收时刻顺序连续存储同一天线所接收的数据；其中，所述规则a中的各缓存块和所述规则b中的各缓存块在所述缓存器中分别具有一一对应的起始地址和终止地址。本优选的实施方式进一步减少了多天线接收机所需要的缓存器大小，并且规则a和规则b十分简易，便于逻辑控制。

本发明的以上特性及其他特性将在下文中的实施例部分进行明确地阐述。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的以上及其它特征、目的和优点将会变得更加明显：

图1是现有技术中基于OFDM的MIMO接收机的框图；

图2是根据本发明的，基于OFDM的MIMO接收机的框图；

图3是根据本发明的，缓存器中缓存的数据的时序图；

图4是根据本发明的，缓存器控制的状态机的示意图。

附图中，相同或者相似的附图标识代表相同或者相似的部件。

具体实施方式

本实施例将以本发明在MIMO OFDM接收机中的应用为例，对本发明的发明构思进行说明。

图2示出了根据本发明的MIMO OFDM接收机的框图。其中，该接收机装有对应于一个扇区(Sector)的四根MIMO天线(图中未示出)。该接收机包括CP(循环前缀)去除模块、并串转换模块、缓存器、控制器件、频移模块、快速傅立叶变换(FFT)模块和帧生成模块。其中控制器件包括控制器，写地址产生模块和读地址产生模块。

在本实施例中，一帧(在OFDM中为一个OFDM符号)包括20482048个数据单元。接收机首先对第一帧的数据进行缓存。四根天线接收的数据速率为30.72MHz。本实施例将一帧平均分为四个部分，每个部分包括512个数据单元。

空口(Air Interface)中的OFDM信号带有循环前缀时，CP去除模块去除天线1、天线2、天线3和天线4接收到的数据中的循环前缀。可以理解，该模块并不是必须的：当OFDM信号在发送时未经过插入CP处理时，该CP去除模块可以省去。

首先，缓存器中没有存储任何数据，如图3中的时序1所示。令该状态为空闲，如图4所示。

在第一帧开始时，四根天线分别接收到第一帧的第一部分。串并转换模块将并行的对应于四根天线的数据转换为串行数据。具体的，对于第一帧的第一部分，天线1、天线2、天线3和天线4所分别接收的数据记为1-1-1，2-1-1，3-1-1和4-1-1。并串转换模块将其转换为速率为串行数据，格式为[1-1-1，2-1-1，3-1-1，4-1-1，填充字段]。四根天线所接收的数据的速率为30.72×4＝122.88MHz。

之后，接收机按第一预定规则将各天线所接收的第一帧的第一部分存储在缓存器中。具体的，该第一预定规则为将该些数据存储在缓存器中对于第一部分的缓存块中，并且，该缓存块中按输出天线顺序连续地四个天线接收的数据，天线1接收的数据存储在第0号缓存单元，其余每个天线接收的数据的缓存地址比前一个天线的数据多1。这种地址管理方式是十分轻量化的，在实际应用中，写地址产生模块可以以wr_addr:＝wr_addr+1(即以1为步长递增)的方式生成对于各天线的在缓存器中缓存单元的写地址，逻辑资源的开销很小。如图3所示，在时序1中，天线1、天线2、天线3和天线4所分别接收的数据连续地存储在第0、第1、第2和第3号缓存单元中。令该状态为S1，如图4所示。在本实施例中，一个缓存单元可以存储一帧的512个数据单元，在其他情况下，需要数个缓存单元才能存储一帧的512个数据单元时，对本实施例的存储方案进行延展即可，这同样处于本发明的权利要求的保护范围之内。

接着，类似地，接收机将四根天线接收的第一帧的第二部分进行并串转换后，存储在缓存器中对应于第二部分的缓存块中，该缓存块与对应于第一部分的缓存块连续。天线1接收的数据存储在第4号缓存单元，其余每个天线接收的数据的缓存地址比前一个天线的数据多1。写地址产生模块可以在第一部分已存储的基础上(wr_addr＝3)，继续以wr_addr:＝wr_addr+1生成写地址。如图3所示，在时序2中，天线1、天线2、天线3和天线4所分别接收的数据连续地存储在第4、第5、第6和第7号缓存单元中。令该状态为S2，如图4所示。

接着，类似地，接收机将四根天线接收的第一帧的第三部分进行并串转换后，存储在缓存器中对应于第三部分的缓存块中，该缓存块与对应于第二部分的缓存块连续。天线1接收的数据存储在第8号缓存单元，其余每个天线接收的数据的缓存地址比前一个天线的数据多1。写地址产生模块可以在第一部分已存储的基础上(wr_addr＝7)，继续以wr_addr:＝wr_addr+1生成写地址。如图3所示，在时序3中，天线1、天线2、天线3和天线4所分别接收的数据连续地存储在第8、第9、第10和第11号缓存单元中。令该状态为S3，如图4所示。

接着，接收机接收到第一帧的第四部分，也就是最后一个部分的数据后，第一帧结束。接收机输出天线1所接收的第一帧的完整的数据输出给频移模块，并将其他天线所接收的第四部分的数据按第一预定规则存储在缓存器中。具体的，写地址产生模块产生写地址rd_addr＝0读取天线1接收的第一部分的数据，该数据被按照该地址读取出来后提供给频移模块。接着，写地址产生模块以rd_addr:＝rd_addr+4(即以4为步长递增)依次产生用于读取天线1接收的第二部分和第三部分的数据的地址，该两部分的数据被读取出来后提供给频移模块。数据输出的速率是184.32MHz。并且，接收机将第一天线接收到第一帧的第四部分提供给频移模块。如图3中的时序4所示。令该状态为S4，如图4所示。

频移模块对天线1接收到的第一帧的完整数据进行频移处理后，将其提供给FFT模块。可以理解，本实施例中仅使用一个频移模块分别对四根天线的数据进行处理，与现有技术中使用多个频移模块分别处理各根天线的数据相比，节省了数个频移模块，降低了接收机的成本。

FFT模块对经频移处理后的天线1接收到的第一帧的完整数据进行2048点的快速傅立叶变换处理。

而后，该数据被帧生成模块合成为帧，并输出。输出的数据帧可以被通过SRIO(Serial RapidIO)输出给接收机的DSP模块，进行信道估计或信道均衡等操作。

在频移模块处理完毕天线1所接收的第一帧的完整数据之后，接收机将天线2所接收的第一帧的完整的数据从缓存器中以rd_addr＝1，以及rd_addr:＝rd_addr+4的方式读出，并提供给频移模块。并且，在天线2的数据处理完毕后，接收机以rd_addr＝2，rd_addr:＝rd_addr+4方式将天线3所接收的第一帧的数据从缓存器中读出，提供给频移模块。

而在另一方面，在第一帧结束后，第二帧开始。对于第二帧的第一部分，天线1、天线2、天线3和天线4所分别接收的数据记为1-2-1，2-2-1，3-2-1和4-2-1。并串转换模块将其转换为串行数据。四根天线的数据的速率为122.88MHz。

可以看出，数据读出的速率和数据输入的速率之比为6∶4。则在天线接收完毕第二帧的第一部分时，接收机应已经读出了缓存器中天线2所接收的第一帧的完整的数据，以及天线3所接收的第一帧的前一半的数据，如图4中时序5所示。接收机按第二预定规则将各天线所接收的第二帧的第一部分存储在缓存器中。具体的，该第二预定规则为基于四根天线各自的缓存块，将各天线接收的第二帧的第一部分存储在该天线的缓存块的第一个位置。四根天线各自的缓存块的大小与一帧数据对应，并且四根天线的缓存块按照输出天线顺序，即天线1-天线2-天线3-天线4连续排列。其中，天线1所接收的第二帧的第一部分存储在wr_addr＝0位置的缓存单元中，接下来各数据依次存储在wr_addr＝wr_addr+4位置的缓存单元中。这种地址管理方式是十分轻量化的。各天线所接收的第二帧的第一部分的数据在缓存器中的存储位置如图3中时序5里的方向左下的划线块所表示。令该状态为S5，如图4所示。

接收机继续读取天线3所接收的第一帧的后一半的数据，并提供给频移模块。在频移模块处理完毕天线3所接收的第一帧的完整数据之后，接收机将天线4所接收的第一帧的完整的数据从缓存器中以rd_addr＝3，以及rd_addr:＝rd_addr+4的方式读出，并提供给频移模块。

读取完毕后，四根天线正好接收第二帧的第二部分。天线1、天线2、天线3和天线4分别接收的数据记为1-2-2，2-2-2，3-2-2和4-2-2。接收机将各天线接收的第二帧的第二部分分别存储在各天线的缓存块的第二个位置。其中，天线1所接收的第二帧的第二部分存储在wr_addr＝1位置的缓存单元中，接下来各数据依次存储在wr_addr＝wr_addr+4位置的缓存单元中。如图3中时序6里的方向左下的划线块所表示。令该状态为S6，如图4所示。

之后，四根天线接收第二帧的第三部分。天线1、天线2、天线3和天线4分别接收的数据记为1-2-3，2-2-3，3-2-3和4-2-3。接收机将各天线接收的第二帧的第三部分分别存储在各天线的缓存块的第三个位置。其中，天线1所接收的第二帧的第三部分存储在wr_addr＝2位置的缓存单元中，接下来各数据依次存储在wr_addr＝wr_addr+4位置的缓存单元中。如图3中时序7里的方向左下的划线块所表示。令该状态为S7，如图4所示。

接着，接收机接收到第二帧的第四部分，也就是最后一个部分的数据后，第二帧结束。接收机输出天线1所接收的第二帧的完整的数据输出给频移模块，并将其他天线所接收的第四部分的数据按第二预定规则存储在缓存器中。具体的，写地址产生模块产生写地址rd_addr＝0读取天线1接收的第一部分的数据，该数据被按照该地址读取出来后提供给频移模块。接着，写地址产生模块以rd_addr:＝rd_addr+1依次产生用于读取天线1接收的第二帧的第二部分和第三部分的数据的地址，该两部分的数据被读取出来后提供给频移模块。如图3中时序8所示。数据输出的速率是184.32MHz。并且，接收机将第一天线接收到第二帧的第四部分提供给频移模块。令该状态为S8，如图4所示。

频移模块对天线1接收到的第二帧的完整数据进行频移处理后，将其提供给FFT模块。

FFT模块对经频移处理后的天线1接收到的第二帧的完整数据进行2048点的快速傅立叶变换处理。

而后，该数据被帧生成模块合成为帧，并输出。输出的数据帧可以被通过SRIO(Serial RapidIO)输出给接收机的DSP模块，进行信道估计或信道均衡等操作。

在频移模块处理完毕天线1所接收的第二帧的完整数据之后，接收机将天线2所接收的第二帧的完整的数据从缓存器中以rd_addr＝4，以及rd_addr:＝rd_addr+1的方式读出，并提供给频移模块。并且，在天线2的数据处理完毕后，接收机以rd_addr＝8，rd_addr:＝rd_addr+1的方式将天线3所接收的第一帧的数据从缓存器中读出，提供给频移模块。

而在另一方面，在第二帧结束后，第三帧开始。对于第三帧的第一部分，天线1、天线2、天线3和天线4所分别接收的数据记为1-3-1，2-3-1，3-3-1和4-3-1。并串转换模块将其转换为串行数据。四根天线的数据的速率为122.88MHz。

可以看出，数据读出的速率和数据输入的速率之比为6∶4。则在天线接收完毕第三帧的第一部分时，接收机应已经读出了缓存器中天线2所接收的第二帧的完整的数据，以及天线3所接收的第二帧的前一半的数据，如图3中时序9所示。接收机按第一预定规则将各天线所接收的第三帧的第一部分存储在缓存器中。具体的，该第一预定规则为将该些数据存储在缓存器中对于第一部分的缓存块中，并且，该缓存块中按输出天线顺序连续地四个天线接收的数据，天线1接收的数据存储在第0号缓存单元，其余每个天线接收的数据的缓存地址比前一个天线的数据多1。这种地址管理方式是十分轻量化的，如图3中时序9所示，天线1、天线2、天线3和天线4所分别接收的数据连续地存储在第0、第1、第2和第3号缓存单元中。令该状态为S9，如图4所示。

接收机继续读取天线3所接收的第二帧的后一半的数据，并提供给频移模块。在频移模块处理完毕天线3所接收的第一帧的完整数据之后，接收机将天线4所接收的第二帧的完整的数据从缓存器中以rd_addr＝12，以及rd_addr:＝rd_addr+1的方式读出，并提供给频移模块。如图4中时序10所表示。读取完毕后，四根天线正好接收第三帧的第二部分。天线1、天线2、天线3和天线4分别接收的数据记为1-3-2，2-3-2，3-3-2和4-3-2。如图4中时序10所表示，接收机将各天线接收的第二帧的第二部分存储在该该部分对应的存储块中。其中，天线1所接收的第二帧的第二部分存储在wr_addr＝4位置的缓存单元中，接下来各数据依输出天线的次序存储在wr_addr＝wr_addr+1位置的缓存单元中。该存储块与第三帧的第一部分的存储块连续。值得注意的是，该时序中第三帧在缓存器中的存储状态和时序2中第一帧的存储状态相同。状态机返回状态S2，如图4所示。

接着，接收机将四根天线接收的第三帧的第三部分进行并串转换后，存储在缓存器中对应于第三部分的缓存块中，该缓存块与对应于第二部分的缓存块连续。天线1接收的数据存储在第8号缓存单元，其余每个天线接收的数据的缓存地址比前一个天线的数据多1。写地址产生模块可以在第一部分已存储的基础上，继续以wr_addr:＝wr_addr+1生成写地址。如图3中的时序11所示。值得注意的是，该时序中第三帧在缓存器中的存储状态和时序3中第一帧的存储状态相同。状态机进入状态S3，如图4所示。

接着，接收机接收到第三帧的第四部分，也就是最后一个部分的数据后，第三帧结束。接收机输出天线1所接收的第三帧的完整的数据输出给频移模块，并将其他天线所接收的第四部分的数据按第一预定规则存储在缓存器中。具体的，写地址产生模块产生写地址rd_addr＝0读取天线1接收的第一部分的数据，该数据被按照该地址读取出来后提供给频移模块。接着，写地址产生模块以rd_addr:＝rd_addr+4依次产生用于读取天线1接收的第二部分和第三部分的数据的地址，该两部分的数据被读取出来后提供给频移模块。数据输出的速率是184.32MHz。并且，接收机将第一天线接收到第三帧的第四部分提供给频移模块。如图3中的时序12所示。值得注意的是，该时序中第三帧在缓存器中的存储状态和时序4中第一帧的存储状态相同。状态机进入状态S4，如图4所示。

在频移模块处理完毕天线1所接收的第三帧的完整数据之后，接收机将天线2所接收的第三帧的完整的数据从缓存器中以rd_addr＝1，以及rd_addr:＝rd_addr+4的方式读出，并提供给频移模块。并且，在天线2的数据处理完毕后，接收机以rd_addr＝2，rd_addr:＝rd_addr+4方式将天线3所接收的第三帧的数据从缓存器中读出，提供给频移模块。

而在另一方面，在第三帧结束后，第四帧开始。对于第四帧的第一部分，天线1、天线2、天线3和天线4所分别接收的数据记为1-4-1，2-4-1，3-4-1和4-4-1。并串转换模块将其转换为串行数据。四根天线的数据的速率为122.88MHz。

可以看出，数据读出的速率和数据输入的速率之比为6∶4。则在天线接收完毕第四帧的第一部分时，接收机应已经读出了缓存器中天线2所接收的第三帧的完整的数据，以及天线3所接收的第三帧的前一半的数据，如图4中时序13所示。接收机按第二预定规则将各天线所接收的第二帧的第一部分存储在缓存器中。具体的，该第二预定规则为基于四根天线各自的缓存块，将各天线接收的第二帧的第一部分存储在该天线的缓存块的第一个位置。四根天线各自的缓存块的大小与一帧数据对应，并且四根天线的缓存块按照输出天线顺序，即天线1-天线2-天线3-天线4连续排列。其中，天线1所接收的第二帧的第一部分存储在wr_addr＝0位置的缓存单元中，接下来各数据依次存储在wr_addr＝wr_addr+4位置的缓存单元中。这种地址管理方式是十分轻量化的。各天线所接收的第二帧的第一部分的数据在缓存器中的存储位置如图3中时序13里的方向左下的划线块所表示。值得注意的是，该时序中第四帧在缓存器中的存储状态和时序5中第二帧的存储状态相同。状态机进入状态S5，如图4所示。

本领域的一般技术人员可以理解，对于接收机接下来接受的第四帧的剩余部分以及之后的其他各帧，控制器控制写地址产生模块交替地使用第二预定规则和第一预定规则生成相应的写地址，而读地址模块也交替的基于第二预定规则和第一预定规则生成读地址，缓存器中的存储状态将依以下顺序循环：

S5->S6->S7->S8->S9->S2->S3->S4->S5->S6->......

若在某一帧之后没有新帧到达，则缓存器中的存储状态将从S4回到空闲状态，或者从S8回到空闲状态。

可见，在本实施例中，接收机的缓存器只需要大小等于一帧数据量的存储空间，相对于现有的乒乓缓存机制，节省了50％的存储资源，也节省了25％的DSP和14.3％的用于进行地址管理的逻辑寄存器资源。因而，多个扇区各自的MIMO数据的处理功能可以集成在目前广泛使用的FPGA器件中，可观地降低了产品成本。

在实际应用中，如果输入的数据异常，检测电路检测到这一异常后，缓存器会被清空，存储状态返回空闲。

以上实施例以四根天线为例对本发明进行了描述，可以理解，本发明同样可以用于两根、八根等其他天线数量的情况。在这些情况下，本领域的一般技术人员可以将缓存器按比例缩减或展宽，即可得到本发明应用在这些情况下的技术方案，本发明在此不予赘述。

可以理解，以上第一预定规则和第二预定规则可以相互调换。并且，其他任何规则也同样适用于本发明，因此处于本发明的权利要求的保护范围之内。

可以理解，本发明并不限于OFDM的MIMO接收机，而可以用于缓存任何其他多天线接收机的接收数据。这些用途都处于本发明的权利要求的保护范围之内。更广泛地，本发明提出的缓存机制可以适用于在其他任何场合，替代乒乓缓存机制，并且减少所需的存储空间。

尽管在附图和前述的描述中详细阐明和描述了本发明，应认为该阐明和描述是说明性的和示例性的，而不是限制性的；本发明不限于所上述实施方式。

那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一个”不排除复数。在发明的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。

Claims (6)

1.一种在多天线接收机中用于缓存来自多天线的数据的方法，所述多天线分别接收帧的各部分数据，该接收机包括一缓存器，其中，该方法包括如下步骤：

i.将所述多天线在第一帧的最后一个部分之前的部分的数据按第一预定规则存储在所述缓存器中；

ii.在所述多天线接收到所述第一帧的最后一个部分的数据后，输出所述多天线中的第一天线所接收的所述第一帧的完整的数据，并将其他天线所接收的数据按第一预定规则存储在所述缓存器中；

iii.按一定天线顺序分别输出所述多天线中除第一天线之外的其他天线所接收的所述第一帧的完整的数据，并且，在所述多天线接收第二帧的数据后，将所接收所述第二帧的最后一个部分之前的部分的数据按第二预定规则存储在所述缓存器中；

-对于所述第二帧，基于所述第二预定规则重复所述步骤ii和所述步骤iii，并且对于之后至少一帧，交替地使用所述第一预定规则重复所述步骤iii和所述步骤ii，或使用所述第二预定规则重复所述步骤iii和所述步骤ii；

其中，所述步骤ii和iii中输出数据的速率大于存储数据的速率；

其中，所述第一预定规则为以下规则a且所述第二预定规则为以下规则b，或者，

所述第一预定规则为以下规则b且所述第二预定规则为以下规则a：

a.在所述缓存器的缓存单元中，对帧的各个部分分别确定一缓存块，各缓存块依该部分的接收时间顺序连续排列，并且，各缓存块中按输出天线顺序连续地存储所述多个天线接收的各部分的数据；

b.在所述缓存器的缓存单元中，对各天线分别确定一缓存块，各缓存块依输出天线顺序连续排列，并且，各缓存块中依接收时间顺序连续存储同一天线所接收的各部分的数据；

其中，所述规则a中的各缓存块和所述规则b中的各缓存块在所述缓存器中分别具有一一对应的起始地址和终止地址。

2.根据权利要求1所述的方法，其特征在于，所述多天线的数量为4根，一个帧中包括4个部分，

所述规则a中，各缓存块在所述缓存器中的起始地址依次间隔4个单位地址，各天线分别接收的4个部分的数据的存储地址以4个单位地址递增；

所述规则b中，各缓存块在所述缓存器中的起始地址依次间隔4个单位地址，各个缓存块中，对应天线接收的4个部分的数据的存储地址依接收时间以1个单位地址递增；

其中，所述规则a中的各缓存块在所述缓存器中的起始地址和终止地址分别与所述规则b中的各缓存块在所述缓存器中的起始地址和终止地址一一相同。

3.根据权利要求1至2中任一项所述的方法，其特征在于，所述多天线接收机是OFDM接收机。

4.一种在多天线OFDM接收机中用于控制缓存来自多天线的数据的控制器件，所述接收机包括一缓存器，其特征在于，该控制器件被配置为执行根据权利要求3所述的方法，并包括如下部件：

写地址产生模块，用于按照所述规则a和所述规则b，产生在缓存器中存储所述多天线接收的各部分的数据的存储地址；

读地址产生模块，用于按照所述规则a和所述规则b，产生从缓存器中按天线读取各天线所接收的数据的读取地址，该读取地址与该数据被存储的存储地址相对应。

5.一种多天线OFDM接收机，包括如下部件：

-并串转换模块，与多天线相连，用于将所述多天线并行接收的数据转换为串行的数据；

-缓存器，用于存储所述多天线接收的数据；

-根据权利要求4所述的控制器件，用于控制将所述多天线接收的数据按照所述预定规则存储在所述缓存器中，和控制按天线分别输出各天线接收的数据；

-频移模块，用于对输出的各天线分别接收的数据进行频移；

-快速傅立叶变换模块，用于对经过频移的各天线分别接收的数据进行快速傅立叶变换；

-帧生成模块，用于将经快速傅立叶变换的各天线分别接收的数据合并为帧。

6.根据权利要求5所述的多天线OFDM接收机，其特征在于，所述多天线所接收的数据带有循环前缀，该接收机还包括如下部件：

-循环前缀去除模块，用于在所述多天线接收的数据被存储之前，去除所述多天线接收的数据的循环前缀。

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