CN102074549A - 一种具有可挠性介电层的内连线 - Google Patents

一种具有可挠性介电层的内连线 Download PDF

Info

Publication number
CN102074549A
CN102074549A CN2010101518594A CN201010151859A CN102074549A CN 102074549 A CN102074549 A CN 102074549A CN 2010101518594 A CN2010101518594 A CN 2010101518594A CN 201010151859 A CN201010151859 A CN 201010151859A CN 102074549 A CN102074549 A CN 102074549A
Authority
CN
China
Prior art keywords
dielectric layer
inner metal
metal dielectric
layer
interlayer hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101518594A
Other languages
English (en)
Other versions
CN102074549B (zh
Inventor
罗清郁
林伯俊
陈海清
包天一
眭晓林
余振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102074549A publication Critical patent/CN102074549A/zh
Application granted granted Critical
Publication of CN102074549B publication Critical patent/CN102074549B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

本发明涉及一种具有双重镶嵌结构的集成电路组件，双重镶嵌结构包含具有一低介层窗部分和一高导线部分。低介层窗部分形成在一个聚酰亚胺层之内，高导线部分形成在由USG或聚酰亚胺所形成的内金属介电层上。保护层形成于内金属介电层上，以及一焊垫位于保护层之上以便能与高导线部分电性连接。在顶部介层窗阶或次顶部介层窗阶应用可挠性薄膜，能释放应力以减少或避免下层低介电常数内金属介电层碎裂的产生。

Description

一种具有可挠性介电层的内连线
技术领域
本发明是有关于一种半导体集成电路(ICs)，特别是有关于一种内连线结构或者一种形成内连线结构的方法。
背景技术
半导体集成电路包含一个形成在半导体基底上的主动组件(activedevice)，并具有内连线结构形成于主动组件之上。内连线结构一般包含3到15层的印刷电路层。每一印刷电路层是由具有一个或多个沟渠的内金属介电(IMD)材料所构成，沟渠里填充着导电材料，比如：铜或铝，以形成导线。每个内金属介电层也包含多个导电介层窗，导电介层窗为连接相邻层之间的导线。
内金属介电层的材料和布局的选择是为了尺寸最小化、降低传输延迟和减少相邻层干扰。一个为达到这些目的技术点就是使用具有低介电常数的内金属介电材料。随着设计朝着越来越先进的技术点发展(比如，65nm，45nm或者更小的一些临界尺寸)，具有比二氧化硅更低介电常数(k)的材料的使用总被列入考虑范围之内，包括一些介电常数低于3.5的低介电常数材料，还有一些介电常数低于3.0的极低介电常数(ELK)材料。比如，被广泛运用于开发先进集成电路的两种低介电常数材料，分别是由位于Santa Clara，CA的Applied Materials公司出售的“BLACK DIAMONDTM”掺杂碳的二氧化硅(k～3.0)，及由位于Midland，MI的Dow Chemical公司出售的“SiLKTM”型芳香烃热固性聚合物(k～2.7)。为了获取具有更低介电常数的材料，半导体厂也开始考虑使用有孔性介电材料，因为空气的k值是1.0。使用有孔性介电材料，内金属介电层的平均介电常数值能降低到大约2.0。
然而，ELK材料的机械性逊于二氧化硅。与二氧化硅相较，ELK材料更加脆弱。例如，虽然二氧化硅的弹性模数为78Gpa，但是对“SiLKTM”来说，其弹性模数仅仅只有2.7Gpa。而且，虽然二氧化硅的热膨胀系数(CTE)能与集成电路基底和集成电路所粘附的封装基底的热膨胀系数相匹配，但许多低介电常数材料和ELK材料的CTE值却和封装基底的热膨胀系数有着实质上的差异。因此，在测试过程中，会见到内金属介电层顶部的剥离和碎裂的现象。
发明内容
因此，本发明提供了一种具有可挠性介电层的内连线，其包括，多个介电层形成覆盖于至少包含一个主动组件(active device)的一半导体基底之上；至少一第一内金属介电层在该多个介电层之上，该至少一第一内金属介电层包含一个由导电材料所形成的一第一介层窗，该第一内金属介电层由一聚合物材料所形成；以及至少一第二内金属介电层在该至少一第一内金属介电层之上，该至少一第二内金属介电层包括填充着导电材料的一第一沟渠所形成的一第一导线，该第一导线与第一介层窗电性连接。
其中，在较佳实施例中，该聚合物材料为聚酰亚胺；该第二内金属介电层由选自于由无掺杂硅酸玻璃(USG)、磷掺杂硅酸玻璃(PSG)、氟掺杂硅酸玻璃(FSG)、氮化硅、碳氮化硅和氮氧化硅所组成的族群其中之一的材料所形成的。一般而言，该多个介电层包括介电常数小于3.0的介电材料。
在本发明较佳实施例中，该第一内金属介电层中的该第一介层窗是集成电路的顶部阶介层窗，以及该第二内金属介电层中的该第一导线是集成电路的顶部阶导线。
在本发明一些较佳实施例中还包括：一第三内金属介电层形成于该多个介电层和该第一内金属介电层之间，且包括填充导电材料的一第二沟渠而形成一第二导线，该第二导线与该第一介层窗电性连接；其中该第三内金属介电层由选自于由无掺杂硅酸玻璃(USG)、磷掺杂硅酸玻璃(PSG)、氟掺杂硅酸玻璃(FSG)、氮化硅、碳氮化硅和氮氧化硅所组成的族群其中之一的材料所形成的。而在另一些实施例中，该第三内金属介电层由极低介电常数(ELK)材料所形成。
在本发明一些较佳实施例中还包括：一第四内金属介电层形成于该多个介电层和第三内金属介电层之间，且包括由一导电材料所形成的一第二介层窗，该第二介层窗和该第二导线电性连接；其中该第四内金属介电层由聚酰亚胺材料所形成。而在另一些实施例中，该第四内金属介电层由极低介电常数(ELK)材料所形成。
在本发明的一些实施例中，还包括：一蚀刻终止层介于该多个介电层和该第一内金属介电层之间；以及一粘着促进剂介于该蚀刻终止层和该第一内金属介电层之间。
在本发明的一些实施例中，还包括：一保护层位于该第二内金属介电层之上；以及一焊垫位于该保护层之上且该焊垫与该第一导线电性连接。
运用本发明所揭露的技术，在一或多层中以可挠性膜做高阶内金属介电材料，以取代在整个内连线结构中在较低部内金属介电阶所使用的相同的内金属介电材料。由于集成电路电性的需要，较低部内金属介电阶所使用的内金属介电材料的介电常数较低，而较低介电常数的机械性差，容易在后续的制程中破裂或碎裂，所以，在顶部介层窗阶或次顶部介层窗阶应用可挠性薄膜，能释放应力以减少或避免碎裂的产生。
附图说明
图1绘示了本发明集成电路的剖面示意图；
图2绘示了图1中的集成电路的结构的细节的更加详细的剖面示意图；
图3绘示了图2中的集成电路的顶部介层窗构造和顶部沟渠构造示意图；
图4绘示了图3中的集成电路进行了介层窗和沟渠的填充以及进行了抛光后的示意图；
图5绘示了图2在添加蚀刻终止层后其结构的变化示意图；
图6绘示了图1具有两个混合的介电层后其结构的变化示意图。
【主要组件符号说明】
10：集成电路
50：半导体基底
51：晶体管
60：第一多个内金属介电层
70、80、130、140、330、340、350、360：内金属介电层
81、181：导线
71、171：介层窗
100、300：层
110、210、310、344：蚀刻终止层
120、220、320、346：粘着促进剂
150、250、342、370：保护层
160：焊垫
170：介层窗开口
180：沟渠
171：导电介层窗
181：导线
200：基底
230：VT层
232：终止层
240：MT层
具体实施方式
下面参照附图对本发明的具体实施方式进行详细叙述，附图也是整个实施方式的一部分。在叙述中，一些相关术语，像“较低”，“较高”，“水平的”，“垂直的”，“上方的”，“下方的”，“上面的”，“下面的”，“顶部的”，“底部的”以及它们的衍生词(像，“水平地”，“向下地”，“向上地”，等等)都可以用来解释在讨论中叙述的或者附图中展示的相应情况。这些相关词语的运用是为了叙述时的便利但并不要求特殊情况下设备的建立和运行。与电导耦合之类相关的术语，像“连接的”和“内部连接的”，指的是导电结构之间直接或者间接地传递电荷的关系。
以下叙述的这些实施方式中揭露了在一或多层中以可挠性膜做高阶内金属介电材料，以取代在整个内连线结构中在较低部内金属介电阶所使用的相同的内金属介电材料。例如，可挠性膜可以放在一个脆弱的或容易机械碎裂的内金属介电层之上，也可以放在焊垫之下。在有些实施例中，用到的可挠性膜是聚酰亚胺。在有些实施例中，仅包含单一的可挠性膜。还有些实施例中，在具有多个介层窗阶的内金属介电层和/或具有一或多个金属阶的内金属介电层中用可挠性膜代替内金属介电材料，以增强应力释放效果。
例如，考虑一个内连线结构有内金属介电阶M1-M8，均使用极低介电常数(ELK)材料。
(1)在有些实施例中，以可挠性薄膜取代在顶部介层窗阶VT中的ELK材料。
(2)在有些实施例中，以可挠性薄膜取代在次顶部介层窗阶VT-1中的ELK材料。
(3)在有些实施例中，以可挠性薄膜取代在顶部介层窗阶VT和次顶部介层窗阶VT-1两者中的ELK材料。
(4)在有些实施例中，以可挠性薄膜取代在顶部介层窗阶VT和顶部金属阶MT(整个内金属介电层)中的ELK材料。
(5)在有些实施例中，以可挠性薄膜层取代位于MT阶之上的保护材料。
(6)在有些实施例中，除以可挠性薄膜取代顶部介层窗阶VT中的EKL材料之外，也包括一个中间的终止层。
应用于顶部介层窗阶VT或次顶部介层窗阶VT-1的可挠性薄膜，能释放应力以减少或避免碎裂的产生。在有些实施例中，顶部金属阶MT和次顶部金属阶MT-1是由与在较低内金属介电层中使用的材料同样的内金属介电材料所形成的，可以例如，使用化学机械研磨，简单且有效率的进行MT阶的平坦化。
图1绘示了依据以上提及的本发明的第一个实施例所揭露具有可挠性薄膜取代的顶部介层窗阶VT内金属介电层130(第一内金属介电层)的集成电路10的剖面示意图。集成电路10包括一个半导体基底50。基底50可以是例如硅基底、III-V族化合物基底、具有半导体层位于其上的玻璃基底、液晶显示(LCD)基底或诸如此类的基底。基底50至少具有一个主动组件位于其表面上，例如晶体管51。第一多个内金属介电层60形成覆盖于基底50之上，包括V1、M1、V2、M2、…VT-2、MT-2，其中VT-2是位于顶部介层窗阶下方两阶，而MT-2是位于顶部金属(MT)阶下方两阶。为达到清晰简洁的目的，第一多个内金属介电层60的细节被省略了，但这应当可被本领域的普通技术人员所理解。第一多个内金属介电层60可以由任何合宜的介电材料构成，包括介电常数k小于3.0的ELK材料、介电常数小于3.5的低介电常数材料，或是中等k值的介电材料。例如，第一多个内金属介电层60所用的内金属介电材料可以是有孔的或者无孔的碳掺杂二氧化硅，例如“BLACK DIAMONDTM”或“BLACK DIAMOND IITM”碳掺杂二氧化硅，此均是由位于Santa Clara，CA的Applied Materials公司出售的；还有“AURORATM”，“AURORA2.7TM”或“AURORA ULKTM”碳掺杂二氧化硅，此均是由位于Almere，Netherlands的ASM International N.V.公司所出售的。
VT-1介层窗和MT-1导线层分别形成于内金属介电层70和80中。VT和MT(顶部介层窗和顶部金属)层分别形成于内金属介电层130和140中。采用例如，双重金属镶嵌制程将均由铜所形成的导线81，181和介层窗71，171分别形成于顶部的两个内金属介电阶130，140中。
顶部介层窗(VT)内金属介电层130(第一内金属介电层)，是选自于可提供一个应力缓冲层的材料所形成。在有些实施例中，VT-1内金属介电层70(也是第一内金属介电层)也可以选择性地由与顶部介层窗(VT)内金属介电层130一样的材料所形成，以提供一个额外的应力缓冲层。在有些实施例中，与VT和VT-1内金属介电层相较，MT和MT-1内金属介电层分别是由不同的介电材料所形成。还有些实施例中，MT内金属介电层140(第二内金属介电层)和/或MT-1内金属介电层80(也即第二内金属介电层)也可以由与VT内金属介电层130一样的材料来形成，以提供一个额外的应力缓冲层。因此，VT内金属介电层130，加上任何一个或者多个VT-1内金属介电层70，MT内金属介电层140和MT-1内金属介电层80都可以由该材料来形成，以提供一个应力缓冲层。保护层150形成于MT内金属介电层140之上。焊垫160位于保护层150之上。
在有些实施例中，内金属介电层130中的应力缓冲层所用的材料是具有高玻璃态转化温度(Tg)类型的聚酰亚胺。聚酰亚胺的特性包括：热膨胀系数小于＜25ppm/℃；弹性模量＞3Gpa；延展率10～45％；抗张强度＞150Mpa；并且介电常数＜3.5。热膨胀是引起高热应力的原因，导致于MT内金属介电层140和封装基底(图中没标示)具有不同的延展度。所以增加一个与较低部内金属介电阶的介电材料相较热膨胀系数值更接近于基底50的热膨胀系数值的缓冲内金属介电层130，会有助于改善良率。
在有些实施例中，VT内金属介电层130是由可挠性的热固性聚合物形成的，例如聚酰亚胺。在有些实施例中，VT内金属介电层130是由聚酰亚胺形成的，MT内金属介电层140是由选自于由无掺杂硅酸玻璃(USG)、磷掺杂硅酸玻璃(PSG)、氟掺杂硅酸玻璃(FSG)、氮化硅、碳氮化硅和氮氧化硅所组成的族群其中之一的材料所形成的。在有些实施例中，VT内金属介电层130和VT-1内金属介电层70都是由聚酰亚胺组成的，并且MT内金属介电层140和MT-1内金属介电层80都是由选自于由无掺杂硅酸玻璃(USG)、磷掺杂硅酸玻璃(PSG)、氟掺杂硅酸玻璃(FSG)、氮化硅、碳氮化硅和氮氧化硅所组成的族群其中之一的材料所形成的。在有些实施例中，VT内金属介电层130，VT-1内金属介电层70，MT内金属介电层140，MT-1内金属介电层80全部都是由聚酰亚胺所形成的。
在有些实施例中，VT内金属介电层130是由低介电常数材料所形成，比如“BLACK DIAMONDTM”碳掺杂二氧化硅。在有些实施例中，VT内金属介电层130是由碳掺杂二氧化硅所形成，MT内金属介电层140是由无掺杂硅酸玻璃(undoped silica glass，USG)所形成。在有些实施例中，VT内金属介电层130和VT-1内金属介电层70均是由碳掺杂二氧化硅所形成，MT内金属介电层140和MT-1内金属介电层80均是由无掺杂硅酸玻璃(USG)所形成。
在集成电路中，第一多个内金属介电层60包括介电常数大约为2.5或者更低的ELK介电材料，应力缓冲内金属介电层130在内金属介电层60的上方和焊垫的下方提供一可挠结构以释放应力，焊垫之上可形成焊锡凸块或焊锡球(图中没标示)。该应力缓冲层130保护着主动组件51。即使在集成电路中第一多个内金属介电层60包括一种介电常数大约介于2.5至3.0之间的低介电常数材料，在应力缓冲内金属介电层130和内金属介电层140上使用可挠性材料有助于改善良率。
图2至图4绘示了形成集成电路10的内连线结构流程的三个阶段。在图2至图4中，层100代表形成覆盖于基底50、第一多个内金属介电层60和VT-1内金属介电层70之上的MT-1内金属介电层80。为简洁明了，基底50、层60和70并未在图2至图4中分别标识出来。首先参见图2，在至少有一个主动组件的半导体基底50上形成一个第一多个内金属介电层60之后，一个蚀刻终止层110形成覆盖于MT-2层之上。蚀刻终止层110可以为例如一个厚度为550埃的高温氮化物掺杂的碳化硅层。粘着促进剂120可以应用于蚀刻终止层110之上。例如，一个20埃厚的硅烷粘着促进剂层适用于在蚀刻终止层110和聚酰亚胺内金属介电层130之间形成一个良好的粘合。在本技术领域具有通常技术者可以容易地选择出一个恰当的粘着促进剂以适用于在选用来于形成蚀刻终止层110和VT内金属介电层130的材料间进行结合。
应力缓冲介层窗内金属介电层130形成于粘着促进剂之上。在一些实施例中，VT内金属介电层130的厚度为从大约1500埃至大约6000埃，且可以由热固性聚合物组成，例如聚酰亚胺，或有机的聚合性热固树脂，硅倍半氧烷，或二乙烯基硅氧烷-双苯并环丁烯预聚体。
另外的一种选择，VT内金属介电层130可以由低介电常数材料(像“BLACK DIAMONDTM”碳掺杂二氧化硅，以下简称为BD)形成。BD拥有比ELK更高的机械强度。对比以下三种材料，USG的机械强度高于BD，而BD的机械强度高于ELK。因此，如果ELK作为内金属介电材料与USG顶部层一起使用，应力可能会相对会较大。如果将内金属介电层130的材料替换成一个BD层，应力差距会减小进而改善结果。因此，多种可挠性缓冲层材料(这些材料比在第一多个内金属介电层60里应用的内金属介电材料的可挠性要好)可以应用到VT内金属介电层130和/或VT-1内金属介电层70。
导线阶介电材料层140，位于顶部介层窗阶内金属介电层130之上。例如，在一些实施例中，MT内金属介电层140的厚度是从大约4000埃到大约10000埃，且也可以由USG材料所形成。
保护层150形成覆盖于MT内金属介电层140之上。例如，保护层150可以为例如厚度大约为500埃到600埃的氮氧化硅(SiON)层。在一些实施例中，第二保护层形成覆盖于第一保护层之上。
在一些实施例中，介层窗内金属介电层130，导线内金属介电层140和保护层150的厚度分别为1500埃、4000埃和5000埃。在一些实施例中，介层窗内金属介电层130，导线内金属介电层140和保护层150的厚度分别为4000埃、10000埃和600埃。
图3绘示了图2中分别在导线内金属介电层140和介层窗内金属介电层130中采用双镶嵌工艺蚀蚀刻出沟渠180和介层窗开口170之后的结构。
图4绘示了在图3中的介层窗开口170和沟渠180以块状填沟步骤填入导电材料(例如铜)后的结构。如图4所示，内部有导电材料的介层窗171从顶部到底部贯穿整个内金属介电层130。至少一导线内金属介电层140位于至少一介层窗内金属介电层130上。至少有一个的导线内金属介电层140包括有一与其表面平行的沟渠180，沟渠填充着导电材料以形成导线181。导线181与导电介层窗171电性连接。
图5绘示了图2所示结构的变化，其中在VT层230和MT层240之间新添加一终止层232。例如，额外的终止层232可以由氮氧化硅或氮化硅材料所形成。额外的终止层232能提供更好的蚀刻控制。在一实施例中，VT层230、终止层232、MT层240和保护层250的厚度分别是6000埃、600埃、10000埃和600埃。VT层230可以由聚酰亚胺、碳掺杂二氧化硅、或者以上图2至图4中论及到的其它介电材料的任一所形成。其它的层，包括基底200、蚀刻终止层210、粘着促进剂220，保护层250都是与以上图2至图4中论及到且叙述过的基底100、蚀刻终止层110、粘着促进剂120和保护层150相类似，这里就不对它们进行重复赘述了。
图2至图5所显示的结构所强调了顶部介层窗内金属介电层采用了与第一多个内金属介电层60不同内金属介电介电材料的组态。在一些实施例中，只有一层介层窗内金属介电层(例如，介层窗内金属介电层VT)是由应力缓冲材料所形成，而VT-1介层窗阶内金属介电层和MT-1导线阶内金属介电层都是由极低介电常数(ELK)材料所形成的。然而，其它一些实施例中，顶部的两个或更多介层窗阶内金属介电层VT和VT-1都是由应力缓冲材料所形成的。
图6绘示了另一实施例的剖面示意图，其中顶部的两个介层窗VT内金属介电层350和介层窗VT-1内金属介电层330都是由应力缓冲材料所形成的。在图6中，层300代表的是下方的半导体基底和第一多个内金属介电层60的组合，第一多个内金属介电层60包括一直到MT-2导线层。在一些实施例中，第一多个内金属介电层(从V1到VT-2和M1到MT-2)是由k≤3.5的低介电常数材料或者k≤3.0的ELK材料所形成的。该结构包括蚀刻终止层310、粘着促进剂320、VT-1介层窗内金属介电层330、MT-1导线内金属介电层340、保护层342、蚀刻终止层344、粘着促进剂346、VT介层窗内金属介电层350、MT导线内金属介电层360和保护层370。
VT介层窗内金属介电层350和VT-1介层窗内金属介电层330都是由聚合物材料或者低介电常数材料所形成的。在一些实施例中，VT介层窗内金属介电层350和VT-1介层窗内金属介电层330都是由聚酰亚胺所形成的，而第一多个内金属介电层60(从V1到VT-2和M1到MT-2)包括一k≤3.5的介电材料，此介电材料可以为ELK材料。其它实施例中，VT介层窗内金属介电层350和VT-1介层窗内金属介电层330都是由碳掺杂二氧化硅所形成的，第一内金属介电层60(从V1到VT-2和M1到MT-2)包括k≤3.0的ELK材料。
在一些实施例中，MT-1导线内金属介电层340和MT导线内金属介电层360是由USG所形成的。在其它实施例中，MT-1导线内金属介电层340是由USG所形成的，而MT导线内金属介电层360是由应力缓冲材料(如聚酰亚胺)所形成的。还有一些实施例中，MT-1导线内金属介电层340和MT导线内金属介电层360是由应力缓冲材料所形成的。
在一实施例中，蚀刻终止层310和344都是由厚度为550埃的高温氮掺杂氧化硅所形成的。粘着促进剂层320和346是由20埃厚的硅烷所形成的，VT内金属介电层350和VT-1内金属介电层330是由4000埃厚的应力缓冲材料所形成的，MT-1导线内金属介电层340和MT导线内金属介电层360是由10000埃厚的USG所形成的。
由发明人模拟所做的建议包括在VT介层窗内金属介电层350和VT-1介层窗内金属介电层330中均使用应力缓冲材料，与在VT介层窗内金属介电层350中使用单层的且较厚的应力缓冲材料相比，能提供相类似的应力减少量。例如，如果以厚度为10000埃的USP顶部金属层覆盖厚度为4000埃的单层聚酰亚胺介层窗层VT，能产生令人满意的结果，那么如图6所示的组态，将VT介层窗内金属介电层350和VT-1介层窗内金属介电层330由厚度为1500埃的聚酰亚胺所替代，将MT-1导线内金属介电层340和MT导线内金属介电层360由厚度为4000埃的USG材料所替代，同样能产生令人满意的结果。
虽然以上叙述的实施例中，VT介层窗层和VT-1介层窗层都是由应力缓冲材料(比如聚酰亚胺或碳掺杂二氧化硅)所形成的，但是在其它一些实施例中，额外的介层窗内金属介电层(如VT-2、VT-3等诸如此类)也可以由应力缓冲材料所形成。相对地，在介层窗内金属介电层上方额外的导线内金属介电层(比如MT-2、MT-3等诸如此类)也可以由USG或者与应力缓冲层相同的材料所形成。
以上详细叙述的实施方式中，VT内金属介电层130、230、350包括聚合物，例如聚酰亚胺，MT内金属介电层140、240、360包括USG，与MT内金属介电层包括聚合物的实施例相较具有制造上的优势，因为用来对顶部金属MT层进行抛光的化学机械抛光(CMP)技术更适合用于抛光玻璃而不是聚酰亚胺层。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，恰恰相反，任何熟悉此技艺者，在不偏离本发明的精神和范围的情况下，当做各种变更和替换。因此，本发明的保护范围是以权利要求书所界定的范围为准。

Claims (11)

1.一种具有可挠性介电层的内连线，其特征在于，包括：
多个介电层形成覆盖于至少包含一个主动组件的一半导体基底之上；
至少一第一内金属介电层在该多个介电层之上，该至少一第一内金属介电层包含一个由导电材料所形成的一第一介层窗，该第一内金属介电层由一聚合物材料所形成；以及
至少一第二内金属介电层在该至少一第一内金属介电层之上，该至少一第二内金属介电层包括填充着导电材料的一第一沟渠所形成的一第一导线，该第一导线与第一介层窗电性连接。
2.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，该聚合物材料为聚酰亚胺。
3.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，该多个介电层包括介电常数小于3.0的介电材料。
4.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，该第一内金属介电层中的该第一介层窗是集成电路的顶部阶介层窗，以及该第二内金属介电层中的该第一导线是集成电路的顶部阶导线。
5.根据权利要求4所述的具有可挠性介电层的内连线，其特征在于，还包括：
一第三内金属介电层形成于该多个介电层和该第一内金属介电层之间，且包括填充导电材料的一第二沟渠而形成一第二导线，该第二导线与该第一介层窗电性连接；
其中该第三内金属介电层由选自于由无掺杂硅酸玻璃、磷掺杂硅酸玻璃、氟掺杂硅酸玻璃、氮化硅、碳氮化硅、氮氧化硅和极低介电常数材料所组成的族群其中之一的材料所形成的。
6.根据权利要求5所述的具有可挠性介电层的内连线，其特征在于，还包括：
一第四内金属介电层形成于该多个介电层和第三内金属介电层之间，且包括由一导电材料所形成的一第二介层窗，该第二介层窗和该第二导线电性连接；
其中该第四内金属介电层由聚酰亚胺材料或极低介电常数材料所形成。
7.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，该第一内金属介电层的厚度从1500埃到6000埃，该第二内金属介电层的厚度从4000埃到10000埃。
8.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，还包括：
一蚀刻终止层介于该多个介电层和该第一内金属介电层之间；以及
一粘着促进剂介于该蚀刻终止层和该第一内金属介电层之间。
9.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，该第二内金属介电层由聚酰亚胺材料所形成。
10.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，还包括：
一保护层位于该第二内金属介电层之上；以及
一焊垫位于该保护层之上且该焊垫与该第一导线电性连接。
11.根据权利要求1所述的具有可挠性介电层的内连线，其特征在于，该第一导线是由铜所形成，其中该第一介层窗是由铜所形成。
CN201010151859.4A 2009-11-19 2010-04-19 一种具有可挠性介电层的内连线 Active CN102074549B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/621,569 2009-11-19
US12/621,569 US8836127B2 (en) 2009-11-19 2009-11-19 Interconnect with flexible dielectric layer

Publications (2)

Publication Number Publication Date
CN102074549A true CN102074549A (zh) 2011-05-25
CN102074549B CN102074549B (zh) 2016-03-30

Family

ID=44010694

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010151859.4A Active CN102074549B (zh) 2009-11-19 2010-04-19 一种具有可挠性介电层的内连线

Country Status (2)

Country Link
US (1) US8836127B2 (zh)
CN (1) CN102074549B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104620376A (zh) * 2012-09-10 2015-05-13 华为技术有限公司 用于2.5d中介板的设备和方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8629559B2 (en) * 2012-02-09 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stress reduction apparatus with an inverted cup-shaped layer
US9633962B2 (en) 2013-10-08 2017-04-25 Globalfoundries Inc. Plug via formation with grid features in the passivation layer
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
DE102020130962A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
US11894318B2 (en) * 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030228750A1 (en) * 2002-06-07 2003-12-11 Shyh-Dar Lee Method for improving adhesion of a low k dielectric to a barrier layer
CN1524291A (zh) * 2001-01-03 2004-08-25 金属离子扩散阻挡层
US6833604B2 (en) * 2000-10-03 2004-12-21 Broadcom Corporation High density metal capacitor using dual-damascene copper interconnect
CN1711635A (zh) * 2002-11-14 2005-12-21 国际商业机器公司 具有混合电介质的可靠低k互连结构
US20080064225A1 (en) * 1998-02-11 2008-03-13 Wai-Fan Yau Low dielectric constant film produced from silicon compounds comprising silicon-carbon bond
US7485949B2 (en) * 2007-05-02 2009-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
WO2009038205A1 (ja) * 2007-09-20 2009-03-26 Ube Industries, Ltd. ポリイミド膜の製造方法、及びポリアミック酸溶液組成物

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486557B1 (en) 2000-02-29 2002-11-26 International Business Machines Corporation Hybrid dielectric structure for improving the stiffness of back end of the line structures
US20070149758A1 (en) * 2003-12-26 2007-06-28 Nippon Steel Chemical Co., Ltd. Aromatic polyamic acid and polyimide
WO2008029372A2 (en) * 2006-09-08 2008-03-13 Koninklijke Philips Electronics N.V. Device for the controlled release of a predefined quantity of a substance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080064225A1 (en) * 1998-02-11 2008-03-13 Wai-Fan Yau Low dielectric constant film produced from silicon compounds comprising silicon-carbon bond
US6833604B2 (en) * 2000-10-03 2004-12-21 Broadcom Corporation High density metal capacitor using dual-damascene copper interconnect
CN1524291A (zh) * 2001-01-03 2004-08-25 金属离子扩散阻挡层
US20030228750A1 (en) * 2002-06-07 2003-12-11 Shyh-Dar Lee Method for improving adhesion of a low k dielectric to a barrier layer
CN1711635A (zh) * 2002-11-14 2005-12-21 国际商业机器公司 具有混合电介质的可靠低k互连结构
US7485949B2 (en) * 2007-05-02 2009-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
WO2009038205A1 (ja) * 2007-09-20 2009-03-26 Ube Industries, Ltd. ポリイミド膜の製造方法、及びポリアミック酸溶液組成物

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104620376A (zh) * 2012-09-10 2015-05-13 华为技术有限公司 用于2.5d中介板的设备和方法
CN104620376B (zh) * 2012-09-10 2017-12-05 华为技术有限公司 用于2.5d中介板的设备和方法

Also Published As

Publication number Publication date
US8836127B2 (en) 2014-09-16
CN102074549B (zh) 2016-03-30
US20110115088A1 (en) 2011-05-19

Similar Documents

Publication Publication Date Title
CN102074549A (zh) 一种具有可挠性介电层的内连线
CN101556944B (zh) 形成穿透硅通孔的结构和工艺
CN102074544B (zh) 具有虚拟结构的硅通孔及其形成方法
CN101197372B (zh) 半导体器件及树脂密封型半导体器件
JP5214525B2 (ja) 半導体装置
US8310056B2 (en) Semiconductor device
US7148575B2 (en) Semiconductor device having bonding pad above low-k dielectric film
US7692315B2 (en) Semiconductor device and method for manufacturing the same
US7397125B2 (en) Semiconductor device with bonding pad support structure
KR20070000424A (ko) 낮은-ｋ 상호접속 구조물을 위한 컴플라이언트패시베이트된 엣지 씰
US8779591B2 (en) Bump pad structure
US8455985B2 (en) Integrated circuit devices having selectively strengthened composite interlayer insulation layers and methods of fabricating the same
EP2820671A1 (en) Structure and method for strain-relieved tsv
CN102130094B (zh) 集成电路芯片
US20080079176A1 (en) Method and structure to enhance temperature/humidity/bias performance of semiconductor devices by surface modification
WO2005096364A1 (ja) 半導体装置及びその製造方法
EP1548815A1 (en) Semiconductor device and its manufacturing method
CN101673719A (zh) 在sin和tin之间引入金属层以改善p-tsv的cbd接触电阻
US20060012014A1 (en) Reliability of low-k dielectric devices with energy dissipative layer
US20070222069A1 (en) Semiconductor integrated circuit device
US20110049671A1 (en) Bonding pad structure and integrated circuit chip using such bonding pad structure
US7772701B2 (en) Integrated circuit having improved interconnect structure
US8796133B2 (en) Optimization metallization for prevention of dielectric cracking under controlled collapse chip connections
CN1988144A (zh) 半导体器件
CN104576582A (zh) 一种接合焊盘结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant