CN102065529B - 一种降低多载波峰均比的方法及系统 - Google Patents

Abstract

一种降低多载波峰均比的方法及系统，所述系统包括：数字上变频(DUC)模块和削峰(CFR)模块；所述方法包括：在信号输入功放之前，对该信号进行DUC处理，且在该处理过程中进行中频时延；处理完成后，再对幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整数字上变频过程中各路信号的延迟量。采用本发明能有效降低DUC输出的PAR(Peak to AveragePower Ratio，峰均功率比)，为后续削峰处理降低难度，为功放提供更小动态范围输入信号，提高功放效率。

Description

一种降低多载波峰均比的方法及系统

技术领域

本发明涉及TD-SCDMA(Time Division-Synchronous Code DivisionMultiple Access，时分同步码分多址技术)系统，尤其涉及一种降低多载波峰均比的方法及系统。

背景技术

由于移动通信系统已向多载波系统发展，同时采用非恒包络的调制方式，因此会导致输入到功放的信号具有较大峰均比，而功放线性区间有限，为实现线性放大，可以采用功率回退，但这样就限制了功放效率。

当功放的输入信号有较大峰均比时，为克服功放的非线性影响，一般采用功率回退或者功放线性化等技术。如果功放的输入信号有较小的峰均比，可以使得功放回退较小，从而提高功放效率。

对于移动通信系统，为提高功放效率，一方面需要将功放线性化(可采用数字预失真技术(Digital Pre-Distortion，DPD))，另一方面需要降低功放输入信号的峰均比(采用CFR(Crest Factor Reduction，削峰))，为功放提供峰均比较低的输入信号。

通过中频时延能够有效降低DUC(Digital Up Convert，数字上变频)过程中输出的峰均比，但是现有技术通常是将延迟设定为固定值，这样在不同载波配置、不同数据源配置的情况下，DUC输出的峰均比可能很高，因此不能够有效地通过自适应调整延迟来降低峰均比。

发明内容

本发明要解决的技术问题是提供一种降低多载波峰均比的方法及系统，以克服现有技术中通过中频以后信号峰均比较高的缺点

为解决上述问题，本发明提供了一种降低多载波峰均比的方法，包括：

在信号输入功放之前，对该信号进行数字上变频(DUC)处理，且在该处理过程中进行中频时延；处理完成后，再对幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整数字上变频过程中各路信号的延迟量。

进一步地，上述方法还可具有以下特征：

所述对信号进行数字上变频处理，且在该处理过程中进行中频时延是指：对所述信号进行过采样，生成多路过采样信号后，分别对每路信号进行频移、延迟后，进行合路输出。

进一步地，上述方法还可具有以下特征：

分别对每路信号进行频移是指：将每路信号与不同振荡频率的数字控制振荡器(NCO)信号相乘，得到搬移到不同的频点上的各路信号。

进一步地，上述方法还可具有以下特征：

所述根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整各路DUC信号的延迟量是指：如判断出预设时间间隔内幅度超过所述峰值门限值的信号出现的次数大于预设值，则增加各路DUC信号的延迟量。

进一步地，上述方法还可具有以下特征：

各路信号的延迟量按如下公式计算[0:1:N-1]×IFD，其中，N是信号的路数，IFD是中频时延间隔，其值为正整数；

增加各路DUC信号的延迟量是指增大IFD的值。

本发明还提供了一种降低多载波峰均比的系统，包括：数字上变频(DUC)模块和削峰(CFR)模块；

DUC模块用于在接收到输入到功放之前的基带信号后，对该信号进行DUC处理，且在该处理过程中进行中频时延；还用于在处理完成后，将信号发送给所述CFR模块；

所述CFR模块用于对接收到的幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整数字上变频过程中各路信号的延迟量。

进一步地，上述系统还可具有以下特征：

所述DUC模块用于对信号进行数字上变频处理，且在该处理过程中进行中频时延是指：所述DUC模块用于对所述信号进行过采样，生成多路过采样信号后，分别对每路信号进行频移、延迟后，进行合路输出。

进一步地，上述系统还可具有以下特征：

所述DUC模块用于分别对每路信号进行频移是指：所述DUC模块用于将每路信号与不同振荡频率的数字控制振荡器(NCO)信号相乘。

进一步地，上述系统还可具有以下特征：

所述CFR模块用于根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整各路DUC信号的延迟量是指：所述CFR模块用于如判断出预设时间间隔内幅度超过所述峰值门限值的信号出现的次数大于预设值，则增加各路DUC信号的延迟量。

进一步地，上述系统还可具有以下特征：

各路信号的延迟量按如下公式计算[0:1:N-1]×IFD，其中，N是信号的路数，IFD是中频时延间隔，其值为正整数；

增加各路DUC信号的延迟量是指增大IFD的值。

采用本发明能有效降低DUC输出的PAR(Peak to Average Power Ratio，峰均功率比)，为后续削峰处理降低难度，为功放提供更小动态范围输入信号，提高功放效率。

附图说明

图1为本发明实施例中降低多载波峰均比的系统结构图；

图2为本发明实施例中DUC过程的流程图；

图3为本发明实施例中CFR模块反馈激励的流程图；

图4为本发明实施例中混频过程示意图；

图5为本发明实施例中延迟单元实现的结构图；

图6为本发明实施例中CFR模块的结构图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

本发明所述方法的基本构思是：在信号输入功放之前，对该信号进行数字上变频处理，且在该处理过程中进行中频时延；处理完成后，再对幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过上述峰值门限值的信号出现的次数调整各路DUC信号的延迟量。

其中，对信号进行数字上变频处理，且在该处理过程中进行中频时延是指：对信号进行过采样，生成多路过采样信号后，分别对每路信号进行频移、延迟后，进行合路输出。优选地，每路信号的频移量不同且延迟量也不相同。对每路信号进行不同频移量的频移可以采用如下方法：将每路信号与不同振荡频率的NCO(Numerical Controlled Oscillator，数字控制振荡器)信号相乘以使每路信号搬移到不同的频点上。

此外，根据预设时间间隔内幅度超过上述峰值门限值的信号出现的次数调整各路DUC信号的延迟量是指：如判断出预设时间间隔内幅度超过上述峰值门限值的信号出现的次数大于预设值，则增加各路DUC信号的延迟量。

优选地，各路信号的延迟量可以按如下公式计算[0:1:N-1]×IFD，其中，N是信号的路数，[0:1:N-1]×IFD从0到N-1组成长度为N的矢量，IFD是中频时延间隔，其值为正整数。则上述增加各路DUC信号的延迟量是指：增大IFD的值以减少DUC峰值生成概率。

综上所述，通过与CFR相结合，能够自适应调整DUC过程中频时延，使中频输出信号具有较小的峰均比。相比没有中频时延的中频过程，能够显著降低峰均比。

如图1所示，本发明所述系统包括：基带模块、DUC模块和CFR模块，基带模块用于产生TD-SCDMA基带信号后发送到DUC模块；DUC模块用于对基带信号进行中频时延的DUC处理并输出到CFR模块；CFR模块用于对幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过上述峰值门限值的信号出现的次数调整各路DUC信号的延迟量。

其中，如图2所示(以6载波为例)，对基带信号进行中频时延的DUC处理是指：对基带信号进行N倍插值运算(即过采样)，并将DUC多路输出与不同振荡频率的NCO信号相乘以搬移到不同的频点上，然后对相乘后的输出信号采用不同的延迟以避免峰值叠加，最后相加合路。

中频时延在DUC模块的多路合并过程实现，并通过CFR模块反馈控制每路信号相对偏移若干个码片，以此达到消减峰均比目的。

与传统的中频部分相比，这里对与NCO混频后的每路信号做适当延迟，再相加。通过这样实现的中频输出信号，能够显著改善输出信号的峰均比。

显然，关键是如何确定每路信号的延迟量。关于延迟确定，由CFR模块反馈确定，出现较高峰值是因为多路载波信号同相叠加，为避免出现较高峰值需要将多路载波彼此延迟一定间隔，通常认为间隔越远，由叠加造成的峰值概率就越小。

为实现削减峰值信号，首先需要寻找到峰值信号。判断是否输入峰值信号，需要将输入信号的幅度与参考量相比较，如果高于参考量就认为是峰值信号，低于参考量就不是峰值信号。这个参考量通常被称为峰值门限。

由于高于峰值门限的信号幅度将被削去，所以需要CFR模块判断信号幅度是否高于峰值门限。如图3所示，在预设时间间隔内，如果超过上述峰值门限值，则计数器累加一次。判断在预设时间间隔(通常以一个时隙为时间间隔)内，如果该计数值大于某个预设值(该预设值可由峰值出现概率决定，如果出现概率为0.01，某个时间间隔内有N个数据，则设定值为N/100)，那么就需要重新计算各路载波的延迟。

其中，各路载波中频延迟参数可以按如下公式计算[0，1，…，N-1]×IFD，这里N是载波个数，[0，1，…，N-1]表示从0到N-1组成的长度为N的矢量，IFD是中频时延间隔(IFD≥0)。当预设时间间隔内中频输出到CFR的峰值个数超过预设值时，CFR模块就产生激励信号以增加IFD，通过适当增加IFD以减少DUC模块的峰值生成概率。

CFR模块可以通过上述测量、反馈的方式以降低DUC输出信号的PAR。与现有技术相比，降低了DUC输出的信号峰均比。

本方案适用于FPGA实现，全部采用硬件实现，不需要软件支持。现结合FPGA说明实现过程。

中频时延：

如图4所示，乘法器将NCO信号与经过过采样处理的多路信号相乘，实现频点搬移。

这里NCO按照频点配置实现。该实现可以采用普通数字NCO混频方式。

其次是延迟单元，每路载波的延迟部分可以采用寄存器来实现，如图5所示，延迟M个寄存器，对于第i路信号，其延迟寄存器的个数M＝i*IFD，(0＜＝i＜＝N-1)。

由于寄存器是物理单元，其个数总是有限的，所以可以事先在每一路配置足够多的寄存器，然后按照给定的IFD配置使用，控制寄存器读取位置即可。也可以使用存储器代替寄存器实现。

最后是加法器单元，该单元可以采用普通的加法器实现方式。

CFR部分：

如图6所示，在CFR模块内部增加个数比较单元：

由幅度比较单元对信号与峰值门限进行比较，如果超过峰值门限则计数器加一，与预设值相比较，如果超过预设值，则输出激励信号，DUC模块将增加IFD，即增大载波信号间的延迟间隔以减少峰值信号出现概率。

通过以上实现过程，将DUC输出与CFR削峰过程相结合以调整中频时延。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种降低多载波峰均比的方法，其特征在于，

在信号输入功放之前，对该信号进行数字上变频DUC处理，且在该处理过程中进行中频时延；处理完成后，再对幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整数字上变频过程中各路DUC信号的延迟量。

2.如权利要求1所述的方法，其特征在于，

所述对信号进行数字上变频处理，且在该处理过程中进行中频时延是指：对所述信号进行过采样，生成多路过采样信号后，分别对每路信号进行频移、延迟后，进行合路输出。

3.如权利要求2所述的方法，其特征在于，

分别对每路信号进行频移是指：将每路信号与不同振荡频率的数字控制振荡器NCO信号相乘，得到搬移到不同的频点上的各路信号。

4.如权利要求1所述的方法，其特征在于，

所述根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整各路DUC信号的延迟量是指：如判断出预设时间间隔内幅度超过所述峰值门限值的信号出现的次数大于预设值，则增加各路DUC信号的延迟量。

5.如权利要求4所述的方法，其特征在于，

各路信号的延迟量按如下公式计算[0:1:N-1]×IFD，其中，N是信号的路数，IFD是中频时延间隔，其值为正整数；

增加各路DUC信号的延迟量是指增大IFD的值。

6.一种降低多载波峰均比的系统，其特征在于，包括数字上变频DUC模块和削峰CFR模块；

DUC模块用于在接收到输入到功放之前的基带信号后，对该信号进行DUC处理，且在该处理过程中进行中频时延；还用于在处理完成后，将信号发送给CFR模块；

所述CFR模块用于对接收到的幅度超过预设峰值门限值的信号进行削峰处理，并根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整数字上变频过程中各路DUC信号的延迟量。

7.如权利要求6所述的系统，其特征在于，

所述DUC模块用于对信号进行数字上变频处理，且在该处理过程中进行中频时延是指：所述DUC模块用于对所述信号进行过采样，生成多路过采样信号后，分别对每路信号进行频移、延迟后，进行合路输出。

8.如权利要求7所述的系统，其特征在于，

所述DUC模块用于分别对每路信号进行频移是指：所述DUC模块用于将每路信号与不同振荡频率的数字控制振荡器NCO信号相乘。

9.如权利要求6所述的系统，其特征在于，

所述CFR模块用于根据预设时间间隔内幅度超过所述峰值门限值的信号出现的次数调整各路DUC信号的延迟量是指：所述CFR模块用于如判断出预设时间间隔内幅度超过所述峰值门限值的信号出现的次数大于预设值，则增加各路DUC信号的延迟量。

10.如权利要求9所述的系统，其特征在于，

各路信号的延迟量按如下公式计算[0:1:N-1]×IFD，其中，N是信号的路数，IFD是中频时延间隔，其值为正整数；

增加各路DUC信号的延迟量是指增大IFD的值。

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