CN102064116A - 小尺寸芯片的倒装式封装方法 - Google Patents

小尺寸芯片的倒装式封装方法 Download PDF

Info

Publication number
CN102064116A
CN102064116A CN 201010532409 CN201010532409A CN102064116A CN 102064116 A CN102064116 A CN 102064116A CN 201010532409 CN201010532409 CN 201010532409 CN 201010532409 A CN201010532409 A CN 201010532409A CN 102064116 A CN102064116 A CN 102064116A
Authority
CN
China
Prior art keywords
chip
wafer
chips
small size
packing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 201010532409
Other languages
English (en)
Inventor
张江元
柳丹娜
金新城
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Kaihong Electronic Co Ltd
Original Assignee
Shanghai Kaihong Electronic Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Kaihong Electronic Co Ltd filed Critical Shanghai Kaihong Electronic Co Ltd
Priority to CN 201010532409 priority Critical patent/CN102064116A/zh
Publication of CN102064116A publication Critical patent/CN102064116A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种小尺寸芯片的倒装式封装方法，包括如下步骤：提供一晶圆，所述晶圆的正面具有多个芯片；采用引线键合设备在每个芯片表面的焊盘上形成导电凸块；将晶圆切割成多个分立的芯片；采用倒装键合机将芯片倒贴在引线框架上；采用绝缘胶进行注塑；切割形成单独的封装体。本发明的优点在于，虽然每个步骤都是本领域内常见的步骤，但是通过上述巧妙的组合，仅采用了常见的设备和工艺就完成了对小尺寸芯片的封装，因此相对于芯片级封装而言节约了工艺成本。

Description

小尺寸芯片的倒装式封装方法
技术领域
本发明涉及半导体器件封装测试领域，尤其涉及一种小尺寸芯片的倒装式封装方法。
背景技术
随着电子工业技术的不断发展，小型化和轻薄化已经成为电子器件发展的趋势。然而，传统的芯片引线键合设备的精度并不高，通常的定位精度在40微米左右。对于超小型器件的封装而言，这一精度是远远不够的，会带来芯片的悬空（overhang）在引线框架之外的问题。芯片级封装（CSP）能够解决这一问题，但是与传统的封装工艺比较而言，芯片级封装的成本极其昂贵，因此超小型器件封装的问题实质上并未得到完美的解决。
发明内容
本发明所要解决的技术问题是，提供一种小尺寸芯片的封装方法，能够在保证工艺精度和可靠性的前提下，节约封装工艺成本。
为了解决上述问题，本发明提供了一种小尺寸芯片的倒装式封装方法，包括如下步骤：提供一晶圆，所述晶圆的正面具有多个芯片；采用引线键合设备在每个芯片表面的焊盘上形成导电凸块；将晶圆切割成多个分立的芯片；采用倒装键合机将芯片倒贴在引线框架上；采用绝缘胶进行注塑；切割形成单独的封装体。
本发明的优点在于，虽然每个步骤都是本领域内常见的步骤，但是通过上述巧妙的组合，仅采用了常见的设备和工艺就完成了对小尺寸芯片的封装，因此相对于芯片级封装而言节约了工艺成本。
附图说明
附图1是本发明具体实施方式所述方法的实施步骤示意图。
附图2A至附图2E是本发明具体实施方式所述方法的工艺流程图。
具体实施方式
下面结合附图对本发明提供的一种小尺寸芯片的封装方法的具体实施方式做详细说明。
附图1所示是本具体实施方式所述方法的实施步骤示意图，包括：步骤S10，提供一晶圆，所述晶圆的正面具有多个芯片；步骤S11，采用引线键合设备在每个芯片表面的焊盘上形成导电凸块；步骤S12，将晶圆切割成多个分立的芯片；步骤S13，采用倒装键合机将芯片倒贴在引线框架上；步骤S14，采用绝缘胶进行注塑；步骤S15，切割形成单独的封装体。
附图2A至附图2E所示是上述方法的工艺流程图。
附图2A所示，参考步骤S10，提供一晶圆20，所述晶圆20的正面具有多个芯片，本实施方式以芯片211、212与213示例。所述晶圆20的材料可以是包括单晶硅在内的任意一种材料。所述芯片211～213可以是任意一种常见的半导体芯片，包括存储器、逻辑电路或者单独的MOS晶体管等，甚至也可以是发光二极管等光电器件。在进行后续步骤之前，还可以根据需要对晶圆实施背面研磨等准备步骤。
附图2B所示，参考步骤S21，采用引线键合设备在每个芯片表面的焊盘上形成导电凸块。以芯片211为例，本具体实施方式中，其具有焊盘211a与211b，本步骤在上述两个焊盘上形成导电凸块221与222。此步骤不必采用专门的倒装焊设备，而采用普通的引线键合设备即可以完成。通过调整设备的参数，可以让其仅执行第一个步骤，即在芯片表面形成用于导电凸块，而不再实施后续的引线等步骤。在此步骤中，所形成的导电凸块221与222近似是球形的。导电凸块221与222的材料优选为金，原因在于金容易在焊盘的表面形成规则的球状凸块，后利于后续贴装步骤的实施。
附图2C所示，参考步骤S22，将晶圆20切割成多个分立的芯片211、212和213。此步骤可以首先在晶圆20的背面粘贴蓝膜（图中未示出），然后再进行激光或者机械切割，将晶圆20切断，并在后续的贴片工艺中将分立的芯片根据需要逐个从蓝膜上取下来。
以下步骤将以芯片211为例进行说明。其他的芯片212、213以及其他各个芯片的后续封装过程均参照以下步骤。
附图2D所示，参考步骤S13，采用倒装键合机将芯片211倒贴在引线框架23上。此步骤仅是简单的倒贴封装工艺，由于引线框架的引脚尺寸很大，不需要精密的对准设备，因此采用普通的倒装键合即可以完成，节约了工艺成本。由于此处采用了倒桩工艺，因此能够避免芯片悬空（Overhang）的问题。
步骤S14以及步骤S15均采用本领域内普通的注塑和封装设备即可完成，此处从略。
附图2E是上述工艺实施完毕后的示意图，芯片211的正面被注塑形成的绝缘胶24密封，而芯片211背面裸露在环境中以利于散热。
综上考虑以上各个步骤，虽然每个步骤都是本领域内常见的步骤，但是通过上述巧妙的组合，仅采用了常见的设备和工艺就完成了对小尺寸芯片的封装，因此相对于芯片级封装而言节约了工艺成本。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种小尺寸芯片的倒装式封装方法，其特征在于，包括如下步骤：
提供一晶圆，所述晶圆的正面具有多个芯片；
采用引线键合设备在每个芯片表面的焊盘上形成导电凸块；
将晶圆切割成多个分立的芯片；
采用倒装键合机将芯片倒贴在引线框架上；
采用绝缘胶进行注塑；
切割形成单独的封装体。
2.根据权利要求1所述的小尺寸芯片的倒装式封装方法，其特征在于，所述导电凸块为金属球。
3.根据权利要求2所述的小尺寸芯片的倒装式封装方法，其特征在于，所述金属球为金球。
4.根据权利要求1所述的小尺寸芯片的倒装式封装方法，其特征在于，所述注塑的步骤中，绝缘胶将芯片的正面密封，并将背面裸露在环境中。
CN 201010532409 2010-11-05 2010-11-05 小尺寸芯片的倒装式封装方法 Pending CN102064116A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010532409 CN102064116A (zh) 2010-11-05 2010-11-05 小尺寸芯片的倒装式封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010532409 CN102064116A (zh) 2010-11-05 2010-11-05 小尺寸芯片的倒装式封装方法

Publications (1)

Publication Number Publication Date
CN102064116A true CN102064116A (zh) 2011-05-18

Family

ID=43999335

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010532409 Pending CN102064116A (zh) 2010-11-05 2010-11-05 小尺寸芯片的倒装式封装方法

Country Status (1)

Country Link
CN (1) CN102064116A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105347289A (zh) * 2015-10-09 2016-02-24 锐迪科微电子（上海）有限公司 适用于芯片级封装的密闭结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080241993A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Gang flipping for ic packaging
US20100109030A1 (en) * 2008-11-06 2010-05-06 Koninklijke Philips Electronics N.V. Series connected flip chip leds with growth substrate removed
US20100193967A1 (en) * 2009-01-30 2010-08-05 Nitto Denko Corporation Dicing tape-integrated wafer back surface protective film
CN101807532A (zh) * 2010-03-30 2010-08-18 上海凯虹科技电子有限公司 一种超薄芯片的倒装式封装方法以及封装体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080241993A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Gang flipping for ic packaging
US20100109030A1 (en) * 2008-11-06 2010-05-06 Koninklijke Philips Electronics N.V. Series connected flip chip leds with growth substrate removed
US20100193967A1 (en) * 2009-01-30 2010-08-05 Nitto Denko Corporation Dicing tape-integrated wafer back surface protective film
CN101807532A (zh) * 2010-03-30 2010-08-18 上海凯虹科技电子有限公司 一种超薄芯片的倒装式封装方法以及封装体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105347289A (zh) * 2015-10-09 2016-02-24 锐迪科微电子（上海）有限公司 适用于芯片级封装的密闭结构及其制造方法

Similar Documents

Publication Publication Date Title
US8378441B2 (en) Manufacturing method and structure of a wafer level image sensor module with package structure
US7476565B2 (en) Method for forming filling paste structure of WL package
US8012776B2 (en) Methods of manufacturing imaging device packages
WO2017024794A1 (zh) 晶圆级芯片封装方法
US20070155049A1 (en) Method for Manufacturing Chip Package Structures
WO2017024847A1 (zh) 晶圆级芯片封装方法
CN101807531A (zh) 一种超薄芯片的封装方法以及封装体
US10600773B2 (en) Semiconductor device manufacturing method
US20130037966A1 (en) Semiconductor device die bonding
CN105428331A (zh) 一种基于载体的扇出2.5d/3d封装结构
CN108011608B (zh) 一种应用于声表面波滤波器的晶圆级封装结构及封装工艺
US20090026593A1 (en) Thin semiconductor die packages and associated systems and methods
CN104716103A (zh) 具有间隙的底部填充图案
KR100679684B1 (ko) 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
TW200729429A (en) Semiconductor package structure and fabrication method thereof
CN114050111A (zh) 一种扇出型封装方法及扇出型封装结构
KR101247342B1 (ko) 패키지 온 패키지 제조방법
US20130320551A1 (en) Discrete semiconductor device package and manufacturing method
CN102064116A (zh) 小尺寸芯片的倒装式封装方法
US20070004087A1 (en) Chip packaging process
US20160020190A1 (en) Method for fabricating an interposer
TWI487152B (zh) 半導體發光裝置之光學透鏡製造方法
US7972904B2 (en) Wafer level packaging method
TW201906030A (zh) 具有多晶片堆疊、金銲線及扇出型ｒｄｌ層之半導體裝置的低成本製造方法
US7820485B2 (en) Method of forming a package with exposed component surfaces

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110518