CN102063337A - 多处理器核的信息交互和资源分配的方法及系统 - Google Patents
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Abstract
本发明公开了多处理器核的信息交互和资源分配的方法及系统，所述方法包括：在系统中配置IPC阵列模块，其每个端口与一个处理器连接，并在端口配置群发控制寄存器来控制各处理器间进行信息交互；在DMA控制器中配置通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过中断定向寄存器的选择，发送给对应处理器的中断控制器。本发明可以使SOC资源在多个CPU中协调使用，中断和DMA资源在多处理器间进行有序、有效分配。
Description
技术领域
本发明涉及大规模(System on Chip系统级芯片)集成电路的芯片架构，具体涉及一种由多DSP处理器(Digital Signal Processing数字信号处理)处理器和多CPU(例如ARM处理器)构成的复杂SOC架构下的信息交互和资源分配的方法及系统。
背景技术
集成电路SOC被广泛地应用于通信、航空、控制等领域。现代SOC的集成度越来越高。例如，应用于手机基带及应用芯片的包含MCU(MicroControl Unit中文名称为微控制单元)和DSP处理器在内的多核SOC。手机的多种模式的共存是一种发展趋势，如支持GSM(Global System for MobileCommunications全球移动通讯系统)、W-CDMA控制器(Wide band CodeDivision Multiple Access宽带码分多址)/TD-SCDMA控制器(TimeDivision-Synchronous Code Division Multiple Access时分同步的码分多址)和LTE(Long Term Evolution长期演进)的三模手机。而无线通讯协议的物理层的处理是通过DSP处理器和硬件加速器共同完成。协议栈的处理通常是在ARM处理器(如ARM9或ARM11)上来实现。LTE可支持上行50Mbps和下行100Mbps的高速数据传输，其对物理层和协议栈处理器的MIPS(Million Instructions Per Second单字长定点指令平均执行速度)需求非常高。以协议栈处理器为例，ARM11处理器通常在500MHz左右，满足不了LTE对协议栈MIPS的需求。为了支持LTE的协议栈的处理，可以研制适合协议栈处理的硬件加速器或处理器；使用双/多个ARM11处理器来完成协议栈的处理也是一种可行的方法，但是这需要SOC架构有多DSP处理器和多个CPU。
通常，无线通讯Modem的基带处理器是由ARM加DSP处理器的双核SOC系统所组成。为了支持多模和更高的数据传输速率，如LTE等，SOC系统就成为需要有多个DSP处理器、多个DMA控制器和多个CPU(ARM)的复杂系统。在这个复杂的SOC系统中，每个处理器核可以独立完成某项任务，也可以由两个处理器核来共同完成一个任务。SOC系统的资源，如外设、存储器等如何在多个处理器间协调使用；中断和DMA资源如何进行分配；以及各处理器间的信息交换等均是亟需解决的技术问题。
发明内容
本发明要解决的技术问题是针对多核SOC架构，提出一种对其信息交互和资源分配的解决方法及系统。该SOC系统涉及两个以上的DSP处理器、两个以上的CPU(ARM)和两个以上的DMA控制器。
为了解决上述技术问题，本发明提供了一种多处理器核的信息交互和资源分配的方法，应用于多处理器核系统，包括：
在所述系统中配置进程间通信(IPC)阵列模块，所述IPC阵列的每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；
在直接存储器访问(DMA)控制器中配置通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
进一步的，在其他中断申请源设备中配置中断定向寄存器，所述其他中断申请源设备发出的中断申请通过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
进一步的，通过所述通道申请屏蔽寄存器的每一位来控制一个通道的申请，如果通道申请屏蔽寄存器中一位被置0，则所述位对应的通道的申请未被屏蔽，所述申请在DMA控制器中获得响应，产生相应DMA操作；如果所述通道申请屏蔽寄存器中一位被置1，则所述位对应的通道的申请被屏蔽，所述申请不会被DMA控制器响应，不产生DMA操作。
进一步的，中断定向寄存器占用若干比特，选用不同比特的取值代表不同的处理器的中断控制器，通过配置所述中断定向寄存器将中断申请分配到不同的处理器。
进一步的，在各处理器的中断控制器内部，配置中断申请屏蔽寄存器，通过对所述中断申请屏蔽寄存器的选择操作来确定相应的处理器对其他中断申请源设备发出的中断申请进行响应。
进一步的，所述中断申请屏蔽寄存器中每一位来控制一个中断申请，当所述中断申请屏蔽寄存器中一位被置0，则所述位对应的中断申请未被屏蔽，该处理器响应该中断申请；当所述中断申请屏蔽寄存器中一位被置1，则所述位对应的中断申请被屏蔽，所述中断申请不会被处理器响应。
为了解决上述技术问题，本发明还提供了一种多处理器核的信息交互和资源分配的系统，包括：若干处理器、若干直接存储器访问(DMA)控制器及其他中断申请源设备，其中，
进程间通信(IPC)阵列模块，其每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；
其中，所述DMA控制器，还包括：通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
进一步的，所述其他中断申请源设备，包括：中断定向寄存器，用于将所述中断申请源设备发出的中断申请发送给对应处理器的中断控制器。
进一步的，所述通道申请屏蔽寄存器，其每一位用于控制一个通道的申请，当所述通道申请屏蔽寄存器中一位被置0，则所述位对应的通道的申请未被屏蔽，所述申请在DMA控制器中获得响应，产生相应DMA操作；当所述通道申请屏蔽寄存器中一位被置1，则所述位对应的通道的申请被屏蔽，所述申请不被DMA控制器响应。
进一步的，所述中断定向寄存器，选用不同比特的取值代表不同的处理器的中断控制器，用于将中断申请分配到不同的处理器中的中断控制器。
进一步的，各处理器的中断控制器，还包括：中断申请屏蔽寄存器，通过选择操作来确定相应的处理器的中断控制器对所述其他中断申请源设备发出的中断申请进行响应。
进一步的，所述中断申请屏蔽寄存器，其每一位用于控制一个中断申请，当所述中断申请屏蔽寄存器中一位被置0，则所述位对应的中断申请未被屏蔽，该处理器中的中断控制器响应该中断申请；当所述中断申请屏蔽寄存器中一位被置1，则所述位对应的中断申请被屏蔽，所述中断申请不被处理器中的中断控制器响应。
本发明的有益技术效果：
应用本发明在复杂的SOC系统中，可以使每个处理器核独立完成某项任务，也可以由两个处理器核来共同完成同一个任务。使得SOC的资源在多个CPU中协调使用，中断和DMA资源在多处理器间进行有序、有效分配，并保证了各处理器间的信息交换。
附图说明
图1是本发明实施例中多核处理器的SOC芯片架构的系统结构图。
图2是本发明实施例中以四个处理器核为例的IPC阵列通讯示意图。
图3是本发明实施例中DMA控制器内部通道申请的屏蔽和中断的定向发送示意图。
图4是本发明实施例中其他中断申请源设备的中断定向发送或处理器内中断屏蔽的示意图。
具体实施方式
本发明的核心在于：配置IPC阵列，IPC阵列的每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；在DMA控制器内部，配置通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，总线从属设备发来的通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
为了使各处理器核互相配合，本发明在每个处理器之间用中断和寄存器(状态)的方法来实现处理器的通讯。
使用了IPC(Inter-Process Communication进程间通信)模块。IPC模块可以由处理器对其一端的内部寄存器进行写操作，其结果会反应在IPC模块的另一端，既可以产生中断到另一端，该寄存器的内容也可以在另一端被对方处理器来读取，寄存器的内容可用于信息的编码，从而实现了信息的传递。这种IPC模块可以互联到任何处理器上。处理器对IPC模块的读写是通过总线，如ARM(Advanced RISC Machines微处理器)的APB(AdvancedPeripheral Bus高级外设总线)总线来完成。
但是不同于现有技术中的两个处理器的双向IPC模块，本发明的IPC模块是一个IPC阵列，贯穿于多核处理器之间，如二端口，用于两个处理器的信息交互，还有三端口、四端口(如图2所示用于四个处理器)和N端口。
在这个IPC阵列中，每一个处理器可以单独或同时向其他处理器发出控制信息，如寄存器状态、变量、事件、触发中断等。这种控制信息可以是单发(点对点)、也可以是群发(点对多点)。在每个IPC的端口，设有群发控制寄存器，来决定控制信息发向哪些端口。
IPC的群发控制寄存器读写可以是通过标准总线(如ARM的总线)或专用总线。
由于多个DMA控制器(Direct Memory Access直接存储器访问)控制器和多个中断控制器的存在，本发明需要提供对多个中断和多个DMA控制器资源进行分配的方法。
首先，要处理多个DMA控制器响应同一个通道申请的问题。
在DMA控制器内部，增设一个通道申请屏蔽寄存器；所有由总线从属设备发向DMA控制器的通道申请都连接到多个DMA控制器的申请输入端，由每个DMA控制器内部的通道申请屏蔽寄存器来确定对应的通道在该DMA控制器内是否被使用；通过软件操作让其中一个DMA控制器对某个特定的通道申请做出响应，即用寄存器选择的方法来避免发生“一个DMA控制器申请、两个DMA控制器响应”的冲突。
具体来说，通道申请屏蔽寄存器的每一位(比特bit)来控制每一个通道的申请，DMA控制器有多少个通道，通道申请屏蔽寄存器就需要有多少个比特。比如有32个通道的DMA，需要配置32位的通道申请屏蔽寄存器。如果通道申请屏蔽寄存器中某一位被置0，说明这一位所对应的通道的申请没有被屏蔽，即总线从属设备对该通道的申请可以在DMA控制器中获得认可，可以产生相应DMA操作；如果通道申请屏蔽寄存器某一位被置1，说明这一位所对应的通道的申请被屏蔽，即总线从属设备对该通道的申请不会被DMA控制器响应，就像没有收到申请一样，从而不会产生DMA操作。
其次，当DMA控制器的通道申请处理完成后，DMA控制器可中断相应的处理器。由于有多个处理器可接收中断申请，DMA控制器要处理多个处理器响应同一个中断申请的问题。
在DMA控制器内部增加一个中断定向寄存器；每个DMA控制器内DMA控制逻辑模块发出的中断申请，分别经过其中断定向寄存器连接到多个处理器的中断控制器上，由每个DMA控制器内部的中断定向寄存器来确定向哪个处理器发出中断申请，即用软件写该寄存器的方法来避免发生“一个中断申请、多个处理器响应”的冲突。
具体来说，DMA控制器在某个通道的申请处理完成之后，可以向相应的处理器发送中断申请，以便相应的处理器对该通道的数据传输大小、源地址和目标地址等进行维护。由于是多核处理器，这个中断申请要具体送到哪个处理器是由中断定向寄存器来决定。如图3所示，假设这个中断定向寄存器占用2个比特，选用不同比特的取值代表不同的处理器的中断控制器，可以规定如下：
00：中断申请送处理器0的中断控制器
01：中断申请送处理器1的中断控制器
10：中断申请送处理器2的中断控制器
11：中断申请送处理器3的中断控制器
如果该DMA控制器中有多条中断申请线，每条中断申请线上传来的每个中断申请都由相应的中断定向寄存器通过上面的方式来决定该中断申请送到哪个处理器的中断控制器。
除了上面的DMA控制器有中断申请外，SOC系统中还有其他的中断申请源，SOC中断的连接与DMA控制器的连接类似，相同的中断申请源连接到不同的中断控制器上，由中断控制器内部寄存器来确定哪个申请是否被使用，即用软件的方法来避免一个中断申请、多个CPU响应的冲突。
可以用类似于DMA的中断定向寄存器的方法来做定向处理。每个中断申请源通过中断定向寄存器连接到各处理器的中断控制器上，通过中断定向寄存器的操作来决定中断申请向哪个处理器发出。
也可以如通过通道申请屏蔽寄存器选择通道申请的方式，在中断控制器内部配置中断申请屏蔽寄存器来实现。中断申请发送到每个中断控制器，中断申请屏蔽寄存器中每一位来控制一个中断申请，如果中断申请屏蔽寄存器中某一位被置0，说明其对应的中断申请没有被屏蔽，能够中断该处理器。如果中断申请屏蔽寄存器中某一位被置1，说明其对应的中断申请被屏蔽，即该申请不会被CPU响应，就像没有收到申请一样。
上述其他的中断申请源是指有能力发出中断申请的其它设备。
下面以一个实施例对本发明进行说明。
图1表示的是一种多核处理器的SOC芯片架构。在本例中，设置有两个DSP处理器，其中一个DSP处理器负责一种通讯模式的物理层处理，如DSP处理器0用于TD-SCDMA控制器而DSP处理器1则用于LTE物理层的主控，但这并不妨碍只用一个DSP处理器来完成双模或多模的功能。通常DSP处理器和硬件加速器共同来完成物理层处理的任务。
设置有两个CPU，CPU可以是ARM系列处理器，如ARM9、ARM11等。在本例中两个CPU共同完成通讯协议栈的处理，其中一个CPU也可用作于应用处理器。还设置有两个DMA控制器及其它总线主控设备。
DSP处理器、CPU、DMA控制器等总线主控设备(Masters)都连到Cross-Bar总线上，Cross-Bar总线标准可以使用ARM的AXI(AdvancedeXtensible Interface高级可扩展接口)或AHB(Advanced High-performanceBus高性能总线)，也可以是其它的总线标准。
总线从属设备(Slaves)有SRAM(Static Random Access Memory静态随机存储器)、Flash控制器、SDRAM(Synchronous Dynamic Random AccessMemory同步动态随机存取存储器)/DDR(Double Data Rate双倍速率同步动态随机存储器)控制器和通用外设如UART(Universal AsynchronousReceiver/Transmitter通用异步接收/发送装置)、USB(Universal Serial BUS通用串行总线)等。
另外，有的外设可以同时是总线主控设备和总线从属设备。硬件加速器用于完成某些特定算法的硬件，还用于加速处理器来实现部分功能。在DSP处理器和CPU运行在不同频率的时候，总线时钟的同步用异步桥来实现转换。DSP处理器和CPU等处理器都有自己的中断控制器，中断控制器的位置没有在图中标出，它可以在处理器内部也可以在外部(如在图中外设的位置上)。
图中IPC是多核处理器通讯模块，由图2进行描述。值得注意的是，IPC的总线可是直接从CPU/DSP处理器核引出，也可以同外设使用同一总线。
图2以四个处理器核为例解释本发明的IPC通讯原理。
IPC是各处理器(DSP处理器/CPU)的通讯阵列，使得各处理器可通过这个IPC阵列进行互联，如传送数据、状态、控制、中断信息等。图中IPC阵列有四个端口(P0～P3)供处理器总线和中断的连接。处理器用总线(如ARM的AXI、AHB、APB)对这四个接口进行读写。尽管图中每一个接口对应一个处理器，但不禁止多个处理器通过总线访问同一个接口。
对于控制信息的单发的情况，如P0发送信息到P1、P1发送信息到P0、P2发送信息到P1、P1发送信息到P3、P3发送信息到P1、P1发送信息到P3、P3发送信息到P0、P0发送信息到P3。
对于控制信息的群发的情况，如P0发送信息到P1、P2、P3，或P0发送信息到P1、P2等，同理，P1，P2，P3端口可以群发到其他的端口。
上述发送控制通过端口(P0～P3)中的群发控制器存器完成，例如，如果P0的群发控制器存器被置0，控制信息可以被发送到与P0相连的DSP处理器0；如果P1的群发控制器存器被置1，控制信息被屏蔽，不会被发送到与P1相连的DSP处理器1；
图3描述的是DMA控制器内部通道申请的屏蔽和中断的定向发送。
由于SOC中有多个DMA控制器和多个处理器，且外设可由这些多个处理器共享。也就是说一个DMA控制器申请(比如来自USB)可以连到不同的DMA控制器上。由DMA控制器内部的通道申请屏蔽寄存器决定是否屏蔽该申请。一旦这个通道申请由DMA控制器处理完成之后，该DMA控制器的中断可由DMA控制器内部的中断定向寄存器通过软件编程来决定是否提出中断申请。如需提出中断申请，由所述中断定向寄存器来决定将该中断申请提供给哪个处理器。
图3中给出了两个DMA控制器的例子。假设每个DMA控制器有N个通道(根据需要，各个DMA控制器的通道也可以不一样)。N个通道申请信号都连接到每个DMA控制器上。在DMA控制器内增设一个通道申请屏蔽寄存器，通过对这个寄存器的控制，可以决定该DMA控制器申请信号是否被响应。一旦这个DMA控制器申请处理完成之后，如所需的数据由DMA控制器搬运完成后，用户可根据系统划分的需要，决定是否产生中断申请。如果有中断申请，可由DMA控制器内部增设的中断申请定向寄存器来决定这个中断申请送到哪一个CPU/DSP处理器，从而避免了一个DMA控制器中断申请，多个CPU/DSP处理器响应的情况。
如图1所示，多处理器核的信息交互和资源分配的系统，包括：若干处理器(图1中DSP0、DSP1、CPU0和CPU1)、若干DMA控制器(图1中DMA0和DMA1)、系统总线(图1中Cross Bar Bus Switch)、其他中断申请源设备(图1中其他master设备、flash控制器、外设等等)及IPC阵列模块(图1中IPC)；其中，
IPC阵列模块，其每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互，参考图2；
其中，所述DMA控制器，还包括：通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，向DMA控制器发送的通道申请输入每个DMA控制器的通道申请屏蔽寄存器(通常DMA控制器的通道申请是用专用的申请线相连的)，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器；参考图3。
另外，为应对其他中断申请源的中断申请，其他中断申请源设备，还可以包括：中断定向寄存器，将所述其他中断申请源设备发出的中断申请发送给对应处理器的中断控制器；
或者，各处理器的中断控制器，还包括：中断申请屏蔽寄存器，通过选择操作来确定相应的处理器的中断控制器对所述中断申请进行响应。
以上实现方式可参考图4，但本发明并不限于以上两种。
其与前述的方法的操作流程对应，不足之处参考上述方法部分的叙述，在此不一一赘述。
上述说明示出并描述了本发明的一个优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (12)
1.一种多处理器核的信息交互和资源分配的方法，应用于多处理器核系统，其特征在于，包括：
在所述系统中配置进程间通信(IPC)阵列模块，所述IPC阵列模块的每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；
在直接存储器访问(DMA)控制器中配置通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
2.如权利要求1所述的方法，其特征在于，
在其他中断申请源设备中配置中断定向寄存器，所述其他中断申请源设备发出的中断申请通过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
3.如权利要求1所述的方法，其特征在于，
通过所述通道申请屏蔽寄存器的每一位来控制一个通道的申请，如果通道申请屏蔽寄存器中一位被置0，则所述位对应的通道的申请未被屏蔽，所述申请在DMA控制器中获得响应，产生相应DMA操作；如果所述通道申请屏蔽寄存器中一位被置1，则所述位对应的通道的申请被屏蔽，所述申请不会被DMA控制器响应，不产生DMA操作。
4.如权利要求1或2所述的方法，其特征在于，
中断定向寄存器占用若干比特，选用不同比特的取值代表不同的处理器的中断控制器，通过配置所述中断定向寄存器将中断申请分配到不同的处理器。
5.如权利要求1所述的方法，其特征在于，
在各处理器的中断控制器内部，配置中断申请屏蔽寄存器，通过对所述中断申请屏蔽寄存器的选择操作来确定相应的处理器对其他中断申请源设备发出的中断申请进行响应。
6.如权利要求5所述的方法，其特征在于，
所述中断申请屏蔽寄存器中每一位来控制一个中断申请，当所述中断申请屏蔽寄存器中一位被置0，则所述位对应的中断申请未被屏蔽，该处理器响应该中断申请；当所述中断申请屏蔽寄存器中一位被置1，则所述位对应的中断申请被屏蔽，所述中断申请不会被处理器响应。
7.一种多处理器核的信息交互和资源分配的系统，包括：若干处理器、若干直接存储器访问(DMA)控制器及其他中断申请源设备，其特征在于，还包括：
进程间通信(IPC)阵列模块，其每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；
其中，所述DMA控制器，还包括：通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。
8.如权利要求7所述的系统，其特征在于，所述其他中断申请源设备，包括：
中断定向寄存器，用于将所述中断申请源设备发出的中断申请发送给对应处理器的中断控制器。
9.如权利要求7所述的系统，其特征在于，
所述通道申请屏蔽寄存器，其每一位用于控制一个通道的申请，当所述通道申请屏蔽寄存器中一位被置0，则所述位对应的通道的申请未被屏蔽，所述申请在DMA控制器中获得响应，产生相应DMA操作；当所述通道申请屏蔽寄存器中一位被置1，则所述位对应的通道的申请被屏蔽，所述申请不被DMA控制器响应。
10.如权利要求7或8所述的系统，其特征在于，
所述中断定向寄存器，选用不同比特的取值代表不同的处理器的中断控制器，用于将中断申请分配到不同的处理器中的中断控制器。
11.如权利要求7所述的系统，其特征在于，各处理器的中断控制器，还包括：
中断申请屏蔽寄存器，通过选择操作来确定相应的处理器的中断控制器对所述其他中断申请源设备发出的中断申请进行响应。
12.如权利要求11所述的系统，其特征在于，
所述中断申请屏蔽寄存器，其每一位用于控制一个中断申请，当所述中断申请屏蔽寄存器中一位被置0，则所述位对应的中断申请未被屏蔽，该处理器中的中断控制器响应该中断申请；当所述中断申请屏蔽寄存器中一位被置1，则所述位对应的中断申请被屏蔽，所述中断申请不被处理器中的中断控制器响应。
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| Country | Link |
|---|---|
| CN (1) | CN102063337B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103581070A (zh) * | 2013-10-25 | 2014-02-12 | 南京移动卫星通信工程技术研究发展中心 | 一种卫星通信移动终端基带处理系统及其应用方法 |
| CN104365081A (zh) * | 2012-06-11 | 2015-02-18 | 索尼电脑娱乐公司 | 图像生成设备以及图像生成方法 |
| CN105630727A (zh) * | 2014-11-07 | 2016-06-01 | 华为技术有限公司 | 多SoC节点之间的访问方法、装置和系统 |
| CN106209121B (zh) * | 2016-07-15 | 2019-04-09 | 中国科学院微电子研究所 | 一种多模多核的通信基带SoC芯片 |
| WO2020118721A1 (zh) * | 2018-12-14 | 2020-06-18 | 华为技术有限公司 | 一种多处理器系统及处理器间通信方法 |
| CN112130904A (zh) * | 2020-09-22 | 2020-12-25 | 黑芝麻智能科技(上海)有限公司 | 处理系统、处理器间通信方法、以及共享资源管理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060123152A1 (en) * | 2002-07-23 | 2006-06-08 | Koch Stefan M | Inter-processor communication system for communication between processors |
| CN1811740A (zh) * | 2006-02-28 | 2006-08-02 | 重庆重邮信科股份有限公司 | 多处理器共享外设电路实现方法及其电路 |
| CN201181474Y (zh) * | 2008-01-14 | 2009-01-14 | 中兴通讯股份有限公司 | 管理有多个处理器单元的高级电信计算机构架单板的装置 |
-
2009
- 2009-11-17 CN CN200910205958.3A patent/CN102063337B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060123152A1 (en) * | 2002-07-23 | 2006-06-08 | Koch Stefan M | Inter-processor communication system for communication between processors |
| CN1811740A (zh) * | 2006-02-28 | 2006-08-02 | 重庆重邮信科股份有限公司 | 多处理器共享外设电路实现方法及其电路 |
| CN201181474Y (zh) * | 2008-01-14 | 2009-01-14 | 中兴通讯股份有限公司 | 管理有多个处理器单元的高级电信计算机构架单板的装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104365081A (zh) * | 2012-06-11 | 2015-02-18 | 索尼电脑娱乐公司 | 图像生成设备以及图像生成方法 |
| US9692966B2 (en) | 2012-06-11 | 2017-06-27 | Sony Corporation | Image capturing device and image capturing method |
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| CN103581070A (zh) * | 2013-10-25 | 2014-02-12 | 南京移动卫星通信工程技术研究发展中心 | 一种卫星通信移动终端基带处理系统及其应用方法 |
| CN103581070B (zh) * | 2013-10-25 | 2017-01-04 | 南京移动卫星通信工程技术研究发展中心 | 一种卫星通信移动终端基带处理系统及其应用方法 |
| CN105630727A (zh) * | 2014-11-07 | 2016-06-01 | 华为技术有限公司 | 多SoC节点之间的访问方法、装置和系统 |
| CN105630727B (zh) * | 2014-11-07 | 2018-08-14 | 华为技术有限公司 | 多SoC节点之间的访问方法、装置和系统 |
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