CN102054857A - 集成电路结构 - Google Patents

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Abstract

本发明提供一种集成电路结构，包括：以第一半导体材料形成的半导体基板；两个绝缘体在半导体基板中；两绝缘体之间且邻接侧壁的半导体区。由不同于第一半导体材料的第二半导体材料形成半导体区，其宽度小于50nm。本发明中，在再生长的半导体区中差排的数目可大大的减低。

Description

集成电路结构 
技术领域
本发明涉及一种集成电路结构，且特别涉及一种缺陷减少的半导体材料以及其形成方法。 
背景技术
金属氧化物半导体晶体管的速度取决于金属氧化物半导体晶体管的驱动电流，而金属氧化物半导体晶体管的驱动电流与电荷迁移率密切相关。举例来说，当通道区的电子迁移率高时，N型金属氧化物半导体晶体管具有高驱动电流。而当通道区的空穴迁移率高时，P型金属氧化物半导体晶体管具有高驱动电流。 
锗为已知的半导体材料。在形成集成电路时最常使用的半导体材料为硅，但锗的电子迁移率及空穴迁移率高于硅。因此，锗为形成集成电路时很好的材料。然而，过去因为硅的氧化物(氧化硅)已用于金属氧化物半导体晶体管的栅极介电质，因此硅比锗更受欢迎。硅基板通过热氧化可方便的形成金属氧化物半导体晶体管的栅极介电质。另一方面，氧化锗可溶于水，因此不适合用以形成栅极介电质。 
然而，因于金属氧化物半导体晶体管上使用高介电常数(high-k)的介电质材料，氧化硅的方便性就不再是其一大优点，因此再次检视锗于形成金属氧化物半导体晶体管的使用。 
除了锗之外，第III族及第V族元素的化合物半导体材料(之后称为III-V化合物半导体)因其高电子迁移率，也为形成N型金属氧化物半导体装置的优良选择。 
半导体工业所面对的挑战在于难以形成具有高浓度或纯的锗层及III-V化合物半导体层。特别是难以形成具有低缺陷密度及良好厚度的高浓度锗层或III-V层。在之前的研究中，由空白硅晶片(blank silicon wafer)外延生长的硅锗层，其临界厚度(critical thickness)随着硅锗层中锗比例增加而减小，其 中临界厚度指硅锗层在没有松弛(relaxation)的情况下所可以达到的最大厚度。当松弛发生时，晶格结构会被破坏而造成缺陷。举例来说，当硅锗层形成在空白硅晶片上时，含20％锗的硅锗层的临界厚度仅可约为10nm至约20nm。更糟的是，当含锗量增加到40、60、80％时，其临界厚度更依序缩减至6至8nm、4至5nm、2至3nm。当锗层厚度超过临界厚度时，其缺陷数目会大量的增加。有鉴于此，欲形成金属氧化物半导体晶体管，特别是鳍式场效应晶体管(FinFET)时，无法在空白硅晶片上形成锗或III-V化合物半导体层。 
半导体的再生长(re-growth)可用来提升锗或III-V化合物半导体层的品质。一种半导体再生长工艺包括在半导体基板上毯覆性沉积差排阻挡掩模(dislocation-blocking mask)，并在差排阻挡掩模中形成开口使半导体基板由开口暴露出来。而后进行再生长以在开口形成再生长区，其生长区以如锗或III-V化合物半导体的半导体材料形成。虽然再生长区的品质优于以相同材质形成的毯覆性形成层，但仍可观察到如差排的缺陷。 
发明内容
本发明的目的在于克服现有技术中的缺陷。 
根据一实施例，集成电路结构包括：以第一半导体材料形成的半导体基板；在半导体基板中的两个绝缘体；在两绝缘体间邻接侧壁的半导体区。由不同于第一半导体材料的第二半导体材料形成半导体区，其宽度小于50nm。 
根据另一实施例，一种集成电路结构，包括：一硅基板；两个浅沟槽绝缘区，在该硅基板中；以及一半导体区，在所述两个浅沟槽绝缘区间并邻接所述两个浅沟槽绝缘区侧壁，其中该半导体区包括一材料，该材料主要组成为锗或III-V化合物半导体材料，且其中该半导体区的宽度小于50nm且深宽比小于1.8。 
本发明也公开其他实施例。 
本发明中，在再生长的半导体区中差排的数目可大大的减低。 
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，进行详细说明。 
附图说明
图1A～图5为一系列剖面图，用以说明本发明一优选实施例制造高品质异质结构的中间阶段。 
其中，附图标记说明如下： 
20～基板              22～浅沟槽绝缘区 
20’～部分的基板20    25～侧壁 
24～开口              26～半导体区 
26-1～层              26-2～层 
28～差排              W’～宽度 
D’～深度 
具体实施方式
本发明的实施例的制造与使用详述如下。应可理解的是，该些实施例所提供的许多发明概念可广泛的应用于各种特定范畴。所述特定实施例仅为举例说明而非以此为限。 
本发明提供低缺陷半导体材料的外延生长的新颖方法。依据实施例说明制造集成电路结构的中间步骤。在所述不同实施例中，设计类似的元件以类似的元件符号表示。 
参照图1A，提供基板20。基板20可为以一般使用的半导体材料如硅所形成的半导体基板。在基板20中形成绝缘体如浅沟槽绝缘(STI)区22。浅沟槽绝缘区22的深度D1可介于约50nm至300nm间，更或介于约100nm至400nm间。然而，应了解所述尺寸仅用于举例，可依所使用的不同的形成技术而改变。使半导体基板20凹陷以形成开口，并以介电质材料填充开口以形成浅沟槽绝缘区22。 
浅沟槽绝缘区22包括侧壁彼此相对的两个邻近区(如图1B所示可为一连续区域的部分)。基板20的一部分20’介于两邻近浅沟槽绝缘区22间，且邻接两邻近浅沟槽绝缘区22。部分基板20’可有较小的宽度W’。在一实施例中，宽度W’小于约50nm。宽度W’也可小于约30nm或介于约30nm至5nm间。 
图1B为图1A所示结构的俯视图，其中图1A由图1B通过2A-2A线上 的平面所获得。部分基板20’可为具有两个长边及两个短边的矩形。侧壁，尤其是较长的侧壁25，优选不要沿着基板20的[100]及[111]方向延伸。在一实施例中，侧壁25可沿着基板20的[110]方向延伸。宽度W’可与部份20’的较短侧的长度相同。 
参照图2，移除部分基板20’，形成开口24。浅沟槽绝缘区22的侧壁25因此暴露于开口24。在一实施例中，开口24的底部与浅沟槽绝缘区22的底部成齐平。在另一实施例中，开口24的底部(如虚线所示)可低于或高于浅沟槽绝缘区22的底部。因此，开口的深宽比(开口24的深度D2对宽度W’)可依需要增加或减小。举例来说，开口24的深宽比可小于1.8，甚或小于1。开口24的深宽比可为1。 
参照图3，在开口24中，半导体区26以与半导体基板20不同晶格常数的材料生长而成。形成半导体区26的方法包括例如以选择性外延生长(SEG)。在一实施例中，半导体区26包括硅锗，该硅锗可表示为Si1-xGex，其中x为硅锗中锗的百分比，其可为大于零，并且等于或小于1。当x等于1时，以纯锗形成半导体区26。在另一实施例中，半导体区26包括化合物半导体材料，化合物半导体材料包括第III族及第V族元素(III-V化合物半导体)，可包括：砷化镓、磷化铟、砷化镓铟、砷化铝铟、锑化镓、锑化铝、砷化铝、磷化铝、磷化镓、上述的组合、及上述的多层组合，但并非以此为限。 
在一实施例中，半导体区26的一层(表示为26-1层)以外延生长后进行回火。回火可为快闪式回火(flash anneal)、激光回火、快速加热回火(rapid thermal anneal)等。回火可造成差排例如为穿透差排(threading dislocations)如28所示，因而水平滑动。因差排的滑动，差排28可碰到浅沟槽绝缘区22的侧壁25而被阻挡。当在26-1层上形成半导体区26的多层时，被阻挡的差排不会继续生长，因此差排的数目会降低。 
在图4中，以外延生长半导体区26的额外的一层(表示为26-2层)。额外的26-2层可与其下的26-1层组成相同，或是与其组成略为不同。若26-1层与半导体基板20具有第一晶格错置(first lattice mismatch)，而26-2层与半导体基板20具有第二晶格错置，其第二晶格错置可大于或等于第一晶格错置。在一实施例中，26-1层及26-2层皆为锗硅层，26-2层的锗百分比大于其下的26-1层。在形成26-2层后，可进行额外的回火，使得更多穿透差排 可滑动而被浅沟槽绝缘区22的侧壁25阻挡。 
在一实施例中，上述外延生长与回火可重复多次。并且在各层生长时，各半导体材料的组成可与其下层相同，或是该半导体材料与半导体基板20的晶格错置比其下层更大。在另一实施例中，在生长-回火的数次循环后，不进行更多的回火，而在半导体区26持续进行生长使其高过浅沟槽绝缘区22的上表面。 
进行外延生长直到半导体区26的上表面高于浅沟槽绝缘区22的上表面。如图5所示，可进行化学机械研磨(CMP)以平整浅沟槽绝缘区22与半导体区26的上表面。另外，也可只进行一次回火而非多次回火。该惟一一次的回火可于化学机械研磨之前或之后进行。在形成如图5所示的结构后，可形成金属氧化物半导体装置，举例来说，在半导体区26上形成栅极介电质，在栅极介电质上形成栅极电极，掺杂部分半导体区26以形成源极与漏极区。 
已知在宽度W’(图1A、图1B)减小至50nm或更小时，在再生长的半导体区中差排的数目可大大的减低。实验结果显示当宽度W’小于50nm时，即使开口24(图2)的深宽比小于1.8时，特别是其深宽比小于1时，仍可得所需差排数目，此与传统形成方法的需求相反。 
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。 

Claims (10)

1.一种集成电路结构，包括：
一半导体基板，由一第一半导体材料形成；
两个绝缘体，在该半导体基板中；以及
一半导体区，在所述两个绝缘体间并邻接所述两个绝缘体的侧壁，其中该半导体区由不同于该第一半导体材料的一第二半导体材料形成，且该半导体区的宽度小于50nm。
2.如权利要求1所述的集成电路结构，其中该半导体区的宽度小于30nm。
3.如权利要求1所述的集成电路结构，其中该半导体区的一深宽比小于1.8。
4.如权利要求3所述的集成电路结构，其中该深宽比小于1。
5.如权利要求1所述的集成电路结构，其中该半导体基板为一硅基板，及其中该第二半导体材料包括硅锗。
6.如权利要求1所述的集成电路结构，其中该半导体基板为一硅基板，及其中该第二半导体材料包括第III族及第V族元素的III-V化合物半导体材料。
7.如权利要求1所述的集成电路结构，其中相较于该半导体区的较下方部分与该半导体基板间的晶格错置，该半导体区的较上方部分与该半导体基板间的晶格错置较多。
8.一种集成电路结构，包括：
一硅基板；
两个浅沟槽绝缘区，在该硅基板中；以及
一半导体区，在所述两个浅沟槽绝缘区间并邻接所述两个浅沟槽绝缘区侧壁，其中该半导体区包括一材料，该材料主要组成为锗或III-V化合物半导体材料，且其中该半导体区的宽度小于50nm且深宽比小于1.8。
9.如权利要求8所述的集成电路结构，其中该半导体区的宽度小于30nm。
10.如权利要求9所述的集成电路结构，其中该深宽比小于1。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990255A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 半导体装置的制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8313967B1 (en) * 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
US20120168823A1 (en) * 2010-12-31 2012-07-05 Zhijiong Luo Semiconductor device and method for manufacturing the same
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
JP2014194962A (ja) * 2013-03-28 2014-10-09 Tokyo Electron Ltd 照射制御方法及び照射制御装置
US9978861B2 (en) * 2014-04-09 2018-05-22 Vanguard International Semiconductor Corporation Semiconductor device having gate in trenches
US9601482B1 (en) 2015-12-08 2017-03-21 International Business Machines Corporation Economical and environmentally friendly chemical mechanical polishing for III-V compound semiconductor device fabrication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
CN1824849A (zh) * 2005-02-25 2006-08-30 深圳大学 硅衬底ⅲ族氮化物外延生长
CN101150054A (zh) * 2007-11-06 2008-03-26 清华大学 一种使用缩颈外延获得低位错密度外延薄膜的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03129816A (ja) * 1989-10-16 1991-06-03 Sumitomo Metal Ind Ltd 化合物半導体基板およびその製造方法
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JP4207548B2 (ja) * 2002-11-28 2009-01-14 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
EP1882268B1 (en) * 2005-05-17 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) * 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
EP1911086A2 (en) * 2005-07-26 2008-04-16 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials
US20080187018A1 (en) * 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US8329541B2 (en) * 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
CN1824849A (zh) * 2005-02-25 2006-08-30 深圳大学 硅衬底ⅲ族氮化物外延生长
CN101150054A (zh) * 2007-11-06 2008-03-26 清华大学 一种使用缩颈外延获得低位错密度外延薄膜的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990255A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 半导体装置的制造方法
CN105990255B (zh) * 2015-03-16 2018-10-26 台湾积体电路制造股份有限公司 半导体装置的制造方法

Also Published As

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