CN102035166A - 负电压保护系统及方法 - Google Patents

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Abstract

本发明揭示一种电子系统，其包括会与一主机系统沟通资料的一连接器单元、会储存该资料的一电子电路、以及会经由该连接器单元而将该资料传送至及自该电子电路的一开关。该开关包括被耦接至该连接器单元的一负电压保护单元、以及被耦接至该负电压保护单元、该连接器单元、以及该电子电路的一电晶体开关。该负电压保护单元会在侦测到一负电压时强迫该电晶体开关关闭。

Description

负电压保护系统及方法
相互参照的相关申请案
本申请案于此主张于2009年10月7日提出申请，案名「CMOS开关的负电压侦测及箝制」的美国暂时专利申请案第61/249,362号(代理人文件编号SE-2720-AN)的权益。美国暂时专利申请案第61/249,362号并于此并入做为参考。
附图说明
需要了解地是，图式仅在于描绘示范性的实施例，并不因此被视为范围限制，示范性实施例将会藉由利用所附图式而进行额外的具体及详细叙述，其中：
图1：其为显示利用具有负电压侦测及保护开关的系统的一实施例的方块图；
图2：其为显示可被用来执行在第1图中所显示的系统的一系统的一方块图；
图3：其为具有负电压侦测及保护的开关的一实施例的一方块图；
图4：其为显示可被用来执行在图3中所显示的感测电路的一实施例的一电路图；
图5：其为显示可被用来执行在图3中所显示的控制逻辑电路的一实施例的一电路图；以及
图6：其为显示可被用来执行在图3中所显示的驱动器电路的一实施例的一电路图。
依照习惯的作法，各种叙述的特征并未以符合比例的方式绘制，而是绘制为强调相关于示范性实施例的特殊特征。
最佳实施方式
在接下来的详细叙述中，是以形成叙述的一部份且利用特殊举例实施例来进行显示的所附图式而作为参考，然而，可以理解的是，也可以采用其他的实施例，并且，也可以进行逻辑上、机械上、以及电性上的改变，再者，在所绘图式以及说明书中所呈现的方法并非被建构来限制个别动作的执行顺序，因此，接下来的详细叙述也并非是着眼于限制而进行建构。
开关可以被用于各种应用中，其中，到达/来自该等开关的输入/输出(I/Os)会透过电缆而被连接至外部的电压源，由于电缆插头的高通用性以及可交换性，电缆有可能会因错误的操作而被插入不适当的电压源中，举例而言，若被连接至一开关的一I/O终端的一电缆被插入一负电压源时，则就会有过量的电流产生，且其将会损害连接至该开关的其他终端(例如，在该开关的下游侧上)的电子电路。本发明的实施例可以快速地侦测到位于一开关的一终端处的一负电压，并且，可以将该开关关闭，以保护耦接至该开关的一第二终端的电路系统，藉此，本发明的实施例可以在不需要一负电荷帮浦、或负电源供给的情形下而致能对所使用的开关的负电压保护。
图1是显示利用开关104的系统100的实施例的方块图，在实施例中，开关104是一积体电路(IC)开关。请参阅第1图，系统100包括一连接器102，一开关104，以及一电子电路106，其中，开关104包括一负电压侦测/保护单元108，以及一电晶体开关110，再者，图1亦显示一主机系统112，其藉由一线路114而连接至连接器102的一输入/输出终端，举例而言，该线路114可以是在系统100外部的电缆，另外，主机系统112可以是个人电脑(PC)，一般用途电脑，网路电脑或伺服器，或音频系统、视频系统、混合媒体系统，或可用来经由开关104而与电子电路进行沟通的任何型态数位或类比沟通系统。
连接器102的输入/输出终端是利用线路116而被连接至电晶体开关110的一第一输入/输出终端，以及利用线路118而被连接至负电压侦测/保护单元108的一输入，而电晶体开关110的一第二输入/输出终端则是利用线路122而被连接至电子电路106的一输入/输出终端，另外，负电压侦测/保护单元的一输出是利用线路120而被连接至电晶体开关120的一控制终端，正如所示，透过电晶体开关110以及电缆114，连接器102可以被用来将电子电路106耦接至一外部系统，例如，举例而言，主机系统112。
在操作时，连接器102会直接、或间接地(例如，透过电缆114)被插入包括一信号及/或电压源的主机系统112的一连接器中，举例而言，若连接器102被插入包括一电压源的主机系统112的一连接器中，且该连接器、或电压源的资料终端被反向时，负电压侦测/保护单元108就会在耦接至电晶体开关110的输入/输出开关的线路116上侦测到负电压。然后，负电压侦测/保护单元108会产生以及输出适当的信号电压以作为回应，并经由线路120传送至电晶体开关110的一控制输入。接着，电晶体开关110会回应在线路120上接收到的信号电压而阻挡电流，并有效地开启电晶体开关110的接触。因此，藉由快速地侦测负输入电压以及关闭该电晶体开关110，就可以让开关104被致能于保护电子电路106。
图2显示利用开关204(例如，一积体电路)的系统200的一实施例的方块图。举例而言，系统200可以被用来实行在第1图中所显示的系统100。请参阅图2，系统200包括一连接器202，一开关204，以及一可携式媒体装置206。在一实施例中，连接器202可以实施为采用一通用序列汇流排(USB)连接器，以及开关204可以实施为采用一类比互补金属氧化物半导体(CMOS，Complementary Metal-Oxide Semiconductor)开关。开关204包括一逻辑电路208，一电压侦测/保护电路210，以及一电晶体开关212。可携式媒体装置206包括一微控制器214，一第一收发器216，一第二收发器218，连接至该第一收发器216的一第一资料储存单元220，以及连接至该第二收发器218的一第二资料储存单元222。举例而言，可携式媒体装置206可以是会储存以及回播(plays back)数位视频、数位音频、或来自一个人电脑(PC)或其他资料储存装置的数位内容的一可携式装置。在一些实施例中，开关204可以是在应用及/或产品中的USB开关、音频开关、视频开关、数位资料开关、或一般目的开关。而就此而言，连接器202则是可以实施为分别采用USB连接器，音频连接器，视频连接器，资料连接器、或是一般目的连接器。
在一实施例中，连接器202的第一终端(VBUS)是藉由线路202a而被连接至微控制器214的第一I/O终端。一第二终端(D-)是藉由线路202b而被连接至电压侦测/保护电路210的第一终端(D-)以及电晶体开关212的第一接触。第三终端(D+)是藉由线路202c而被连接至电压侦测/保护电路210的第二终端(D+)以及电晶体开关212的第二接触。第四终端(GND)是藉由线路202d而被连接至开关204的接地终端，并且，电压侦测/保护电路210的输出终端是藉由线路209而被连接至逻辑电路208的输入，再者，在一实施例中，复数条线路202a-202d可以是会集合在一起形成电缆(例如，USB电缆、音频电缆、视频电缆、资料电缆、或是混合媒体电缆)的电流传导电线。在其他的实施例中，线路202a-202d中每一个都是分开的传导电线(例如，在印刷电路板上的传导线)。
在操作时，连接器202会直接、或间接地(例如，透过电缆延长器)被插入包括讯号及/或电压源的连接器中，举例而言，若连接器202被插入包括电压源的连接器中，且该连接器的、或电压源的D+以及D-终端被反向(reversed)时，则电压侦测/保护电路210就会在线路202c上及开关204的终端D+侦测负电压。电压侦测/保护电路210产生以及输出适当的讯号电压(例如，OUT)以作为回应，此讯号电压会在线路209上被传送至逻辑电路208的输入。为了回应在线路209上接收到该讯号电压，逻辑电路208会产生以及输出控制讯号电压至电晶体开关212的输入，以阻挡电流以及有效地开启该开关的该等接触。因此，藉由快速地侦测负输入电压以及关闭该电晶体开关，就可以让开关204被致能于保护可携式媒体装置106。
图3显示开关300的实施例的方块图，举例而言，开关300可以采用在图1中所显示的开关104、或是在图2中所显示的开关204。在一实施例中，开关300是被制造在单独的半导体晶片上。在一些实施例中，开关300会使用被形成为复数个半导体装置的零件。在一实施例中，开关300会包括N通道电晶体开关，例如，举例而言，利用一三重井(triple-well)半导体制造程序所形成的N通道场效电晶体(NFET，N-channel Field Effect Transistor)开关。
请参阅图3，开关300包括一驱动器电路302，一电晶体开关304，一感测电路306，一控制逻辑电路308，以及一电阻器310。驱动器电路302的第一输出是藉由线路312而被连接至电晶体开关304的闸极，驱动器电路302的第二输出是藉由线路314而被连接至电晶体开关304的有效源极(effective source)以及藉由线路316而被连接至感测电路306的输入。电晶体开关304的源极会被耦接至该开关的电路系统下游(需要注意的是，在MOSFET开关中，相较于在闸极上的电压，源极以及汲极的真实位置可以依据在这些电极上的电压极性而被反向或交换，所以，就这方面而言，源极可以比在N通道开关中的汲极更负(negative))，另外，感测电路306的输出是藉由线路318而被连接至控制逻辑电路308的第一输入，控制逻辑电路308的第二输入是藉由线路319而被连接至被用来控制开关300的on/off状态的一终端(ON)。控制逻辑电路308的第一输出是藉由线路320而被连接至驱动器电路302的第一输入，第二输出是藉由线路322而被连接至驱动器电路302的第二输入，以及第三输出是藉由线路324而被连接至驱动器电路302的第三输入。
在一实施例中，电阻器310被连接在N通道电晶体开关304的P井主体(P-well body)以及电路接地之间，该电路接地于该开关的该P井主体上产生一偏压。若在该开关的该P井主体上的偏压被下拉至一负电位(例如，低于电路接地)时，则电阻器310的数值就会被选择来阻挡通过电晶体开关304的电流。就此而言，若在其P井主体上的电压是负值时，则电晶体开关304会被调整为关闭。
在操作时，若感测电路306在线路316上侦测到负电压(例如，在图2中的开关204的该D+终端处)时，感测电路306会产生以及输出耦接至控制逻辑电路308的一讯号电压，OUT。而作为回应，控制逻辑电路308则是会产生以及输出耦接至驱动器电路302的复数个讯号电压，INB，EN，以及NEGOV。作为回应，驱动器电路302会产生以及输出耦接至电晶体开关304的闸极的一讯号电压，NGATE。根据NGATE讯号电压的状态(之后会依据图6而进行叙述)，电晶体开关304会被致能于阻挡电流的通过，并在感测电路306于线路316上侦测到一负电压时关闭。
图4是显示感测电路400的实施例的电路图，其可以被用来实行在图3中所显示的感测电路306，另外，举例而言，感测电路400也可以被用来实行在第1图中所显示的负电压侦测/保护单元108，或是在图2中所显示的电压侦测/保护单元210。请参阅图4，感测电路400包括一第一NFET电晶体402，以及一第二NFET电晶体404。在一实施例中，每一个电晶体402，404都是一三重井NFET或N通道装置，电晶体402的源极会被连接至电晶体404的汲极，以形成一级联/迭接架构(cascaded/cascoded configuration)，以及它们的闸极会被连接至电路接地。电晶体402的汲极会被连接至第一节点406以及上拉电阻器(pull-up resistor)408的一终端，以及电阻器408的第二终端会被连接至供给电压，VDD。电晶体404的源极会被连接至终端410(IN)，以及电晶体404的P井主体会被连接至第二电阻器412的一终端。电阻器412的第二终端会被连接至电路接地。举例而言，显示在图4中的终端(IN)可以是连接至在图3中所显示的线路316(IN)的一终端。
在一实施例中，该等级联/迭接电晶体402，404的该等主体终端会被连接至相对的供给电压，以消除在这些电晶体的该等P井主体中的不适当寄生二极体动作(parasitic diode action)。每一个NFET电晶体402，404的P井主体以及其分别的N+源极(或汲极)会形成寄生二极体，其可以在该源极(或汲极)低于接地电位时产生正向偏压(forward-biased)。因此，若在终端410上侦测到负电压时，电阻器412会被用来限制电流流入电晶体404的该源极终端。
节点406会被连接至第一PFET(例如，P通道)电晶体414、第三NFET电晶体416、以及第四NFET电晶体418分别的闸极。电晶体414的源极会被连接至参考电压，VREF，以及其汲极会被连接至电晶体416的汲极以及第二节点422。电晶体416的源极会被连接至第五NFET电晶体420的汲极，以及电晶体420的源极会被连接至电路接地。电晶体420的闸极会被连接至其汲极。因此，电晶体414以及416是被建构来作用为一对反相器，以及电晶体420是被建构来作用为二极体。正如所显示的建构方式，电晶体420(例如，二极体)会被用来限制NFET电晶体416的闸源电压(VGS，gate-to-source voltage)。
节点422会被连接至第六NFET电晶体424的闸极，电晶体424的汲极会被连接至第二PFET电晶体426的汲极以及第三节点428。电晶体426的源极会被连接至参考电压，VREF，以及电晶体424的源极会被连接至电路接地。电晶体426的闸极会被连接至第四节点430，电晶体426的汲极会被连接至第三PFET电晶体432的闸极，以及电晶体432的汲极会被连接至电晶体426的闸极。节点428会将电晶体426的汲极连接至电晶体432的闸极，以及节点430会将电晶体432的汲极连接至电晶体426的闸极。电晶体432的源极会被连接至参考电压，以及电晶体418的源极会被连接至电路接地，而正如所示，电晶体424以及418是被建构来作用为差分对(differential pair)，其会利用交叉耦接的(cross-coupled)电晶体426，432作为负载。
额外地，节点430会被连接至一PFET电晶体434的闸极以及一NFET电晶体436的闸极。电晶体434的源极会被连接至该供给电压，VDD，以及电晶体436的源极会被连接至电路接地。电晶体434的汲极会被连接至电晶体436的汲极以及输出终端438(OUT)。举例而言，显示在图4中的终端438(OUT)可以是连接至图3中所显示的线路318的一终端。
需要注意的是，在一些实施例中，每一个PFET电晶体414，426，以及432的源极都可以被连接至该供给电压，VDD。然而，正如在图4中所示，为了最大化感测电路400的电压掌控能力，每一个电晶体414，426以及432的源极都会被连接至参考电压，VREF，而其则是比供给电压，VDD，的数值更低的一内部产生正电压。另外，正如先前所叙述，虽然在一实施例中，电晶体402，404是三重井NFET、或N通道装置，然而，其他的NFET电晶体416，418，420，424以及436则是可以被实施为利用标准的(例如，非三重井)或三重井装置。
在正常操作情况下，在线路410上的电压(IN)会是介于零(GND)以及供给电压，VDD，之间的一正数值。因此，级联/迭接电晶体402以及404会被关闭，以及节点406会在该供给电压，VDD，处产生偏压。接着，电晶体414，416形成的反相器对的输出(节点422)会被拉低。该对反相器的输入以及输出会被连接来驱动电晶体424，418的该差分对。因此，节点430会被拉低至接地电位(GND)，以及节点428会被拉高至参考电压，VREF，交叉耦接的电晶体426，432会被用来将节点406以及422处的电压闩锁(latch)为稳定状态。因此，在前述的偏压状态下，在终端438(OUT)处有高的输出电压。
然而，若在线路410上的电压IN降至负的数值(低于接地)，也就是在上下文中的不正常操作状态时，则电晶体402以及404就会开始传导。因为上拉电阻器408的阻抗数值相对为高，所以在节点406的电压会被拉低。因此，在节点422的电压会被上拉至参考电压，VREF，并接着会切换交叉耦接闩锁，电晶体426，432的状态。因此，若是在线路410上的电压(IN)被拉至负的电位时，在终端438(OUT)处的输出电压就会被拉低至接地电位。需要注意的是，可以理解感测电路400的切换点是可以藉由选择用于上拉电阻器408的适当阻抗数值，以及用于在图4中所显示的该等电晶体的适当宽度及通道尺寸而进行调整。
图5是显示一控制逻辑电路500的一实施例的一电路图，其可以被用来实行在图3中所显示的控制逻辑电路308。另外，举例而言，控制逻辑电路500也可被用来实行在图2中所显示的逻辑电路208。请参阅图5，控制逻辑电路500包括一第一输入终端(ON)，其藉由一线路502而被连接至一AND闸极504的一第一输入。举例而言，该第一输入终端(ON)可以被连接至显示于图3中的线路319。AND闸极504的输出是藉由一线路505而被连接至第一位准偏移器506的输入。位准偏移器506的输出藉由线路508而连接到控制逻辑电路500的一第一输出终端(INB)。
控制逻辑电路500亦包括一第二输入终端(OUT)，其藉由一线路510而连接至一第一反相器512的输入。举例而言，该第二输入终端(OUT)可以被连接至显示于图4中的终端438，或是显示于图3中的线路318。反相器512的输出是藉由一线路513而被连接至第二反相器514的输入。反相器514的输出是藉由一线路516而被连接至AND闸极504的该第二输入，以及藉由一线路518而被连接至一第二位准偏移器(level shifter)520的一输入。位准偏移器520的输出是藉由一线路522而被连接至控制逻辑电路500的一第二输出终端(EN)。
额外地，该第二输入终端(OUT)是藉由一线路524而被连接至一第三反相器526的输入。反相器526的输出是藉由一线路528而被连接至控制逻辑电路500的一第三输出终端(NEGOV)。另外，每一个位准偏移器506、520会被调适来接收一偏移控制电压(6V_CP或VDD)，以用来将于该位准偏移器506、520的分别输入IN处所接收的电压的位准偏移至该等电压位准VDD、或6V_CP的其中之一。
在操作中，控制逻辑电路500会被致能而接收该等输入电压ON、OUT，以及产生与输出该等电压INB、EN、及/或NEGOV。就此方面而言，表1(下方)是列出关连于控制逻辑电路500的逻辑功能的可能数值的一示范性真值表(truth table)：
Figure BSA00000281793300081
表1
举例而言，请参阅表1，若控制逻辑电路500接收了一第一输入电压ON以及一第二输入电压OUT，控制逻辑电路500就会输出该等电压INB、EN。作为另一个例子，若控制逻辑电路500接收了一第一输入电压ON并且没有接收第二输入电压OUT，则控制逻辑电路500就会输出电压NEGOV。
图6是显示一驱动器电路600的一实施例的一电路图，其可被用来实行在图3中所显示的该驱动器电路302。另外，举例而言，驱动器电路600也可以被实行在图2所显示的开关204之中(例如，作为逻辑电路208的一零件部分、或是电晶体开关212的一零件部分)。在图1中，驱动器电路600可以被实行于开关104之中、作为负电压侦测/保护单元108的一零件部分、或是电晶体开关110的一零件部分。请参阅图6，驱动器电路600包括一第一输入终端(INB)602、一第二输入终端(EN)604、以及一第三输入终端(NEGOV)606。举例而言，输入终端602、604、以及606可以分别被连接至在图3中所显示的线路320、322、以及324。
第一输入终端(INB)602会被连接至一第一反相缓冲器608的讯号输入，该第一反相缓冲器608的输出会被连接至一第二反相缓冲器610的讯号输入，以及一第二参考电压6V_CP会被连接至第一以及第二反相缓冲器608、610的分别电压供给终端。第二反相缓冲器610的输出会被连接至一第三反相缓冲器612以及一第四反相缓冲器614的分别讯号输入。该参考电压VREF会被连接至第三反相缓冲器612的该电压供给终端，以及该第二参考电压6V_CP会被连接至第四反相缓冲器614的该电压供给终端。再者，第二输入终端(EN)604会被连接至一第五反相缓冲器615的讯号输入，以及该第二参考电压6V_CP会被连接至第五反相缓冲器615的该电压供给终端。
第五反相缓冲器615的输出会被连接至一第一P通道电晶体616的闸极，第四反相缓冲器614的输出会被连接至一第二P通道电晶体618的闸极，以及第三反相缓冲器612的输出会被连接至一第三P通道电晶体620的闸极。第一P通道电晶体616的源极会被连接至该第二参考电压6V_CP以及其汲极会被连接至第二P通道电晶体618的源极。相似地，第二P通道618的汲极会被连接至第三P通道电晶体620的源极。正如所示，该等P通道电晶体616、618、620会被连接为一级联架构(cascadedconfiguration)。第三反相缓冲器612的输出亦会被连接至一第一N通道电晶体622的闸极，以及该第一N通道电晶体622的汲极会被连接至第三P通道电晶体620的汲极以及驱动器电路600的一第一输出终端(NGATE)634。举例而言，第一输出终端(NGATE)634可以会被连接至显示于图3中的线路312。
额外地，第二输入终端(EN)604会被连接至一第六反相缓冲器626的讯号输入。第六反相缓冲器626的电压供给终端会被连接至该参考电压VREF。第六反相缓冲器626的输出会被连接至一第四P通道电晶体628、一第二N通道电晶体630、以及一第三N通道电晶体632的分别闸极。第四P通道电晶体628的源极会被连接至该参考电压VREF以及其汲极会被连接至第二N通道电晶体630的汲极以及一第四N通道电晶体624的闸极。第二N通道电晶体630的源极会被连接至第三N通道电晶体632的汲极，以及第三N通道电晶体632的源极会被连接至驱动器电路600的一第二输出终端(NSOURCE)640。举例而言，第二输出终端(NSOURCE)640可以被连接至显示于图3中的线路314、316。再者，第一N通道电晶体622的源极会被连接至第四N通道电晶体624的汲极，以及第四N通道电晶体624的源极会被连接至电路接地。
第三输入终端(NEGOV)606会被连接至一第七反相缓冲器642的讯号输入。第七反相缓冲器642的电压供给终端会被连接至该供给电压VDD以及其输出会被连接至一第八反相缓冲器644的讯号输入。第八反相缓冲器644的该电压供给终端会被连接至该参考电压VREF以及其输出会被连接至一第五N通道电晶体636以及一第六N通道电晶体638的分别闸极。第五通道电晶体636的汲极会被连接至第一输出终端(NGATE)634，以及其源极会被连接至第六N通道电晶体638的汲极。第六N通道电晶体638的源极会被连接至第二输出终端(NSOURCE)640。正如所示，第五以及第六N通道电晶体636、638会被使用作为电压箝位(voltage clamps)。
在一实施例中，显示于图6中的该等P通道电晶体较佳地为PFET装置，以及该等N通道电晶体较佳地为NFET装置。三对的NFET装置(630，632)、(622，624)、(636，638)会分别被配置为级联架构(cascaded configurations)。另外，该等三对级联NFET装置的该等P井主体亦会被连接为相对的方向，以避免在每一个级联对中出现任何的寄生P井/N+源极二极体。再者，在一实施例中，三重井NFET装置可以被用来实行在图6中所显示的三对NFET装置。
额外地，在一实施例中，一CMOS反相器会被用来实行显示于图6中的该等八个反相缓冲器的每一个。举例而言，每一个反相器都可以实行为利用源极连接至最正供电轨(most positive rail)的一单独PFET装置来串联源极连接至电路接地的一单独NFET装置。在任何情况下，用于该等反相缓冲器的该正供电轨会被选择来携带介于该参考电压VREF(例如，标称(nominally)+2.2V)、该供给电压VDD(例如，标称+3.3V)、或是一第二供给电压6V_VDD(例如，标称+6V)之间的一电压。对于NFET以及PFET电晶体的正供给电压以及级联配置的利用可最小化横跨每一个电晶体的汲源电压(drain-to-source voltage，VDS)以及闸源电压(gate-to-source voltage，VGS)，以及因此会符合所使用的制造程序的最大电压能力。
在操作中，请参阅图5以及图6，在第一输出终端(NGATE)634上的一讯号电压可以是三种状态，亦即，“开(on)”、“关(off)”、或“箝位(clamped)”，的其中之一。举例而言，若所涉及的该电晶体开关(例如，在图3中所显示的电晶体开关304)被开启(“开”状态)时，在第一以及第二输入终端(INB)602以及(EN)604处的讯号会皆为高，以及在第三输入端(NEGOV)606处的讯号会为低。因此，该等P通道电晶体616、618、620、以及628会被开启，以及该等N通道电晶体622、636、以及638会被关闭。在此“该”状态期间，该等箝位电晶体636、638会被关闭。因此，该输出讯号NGATE会在6V_CP(箝位电压)处进行偏压。由于N通道电晶体622被关闭，所以，其相对而言较低的泄漏就不会严重地影响该箝位电压6V_CP的位准。因此，该箝位电压6V_CP会有效地在驱动器电路600范围内提供一正电荷帮浦电压，之后，驱动器电路600会接着透过该电晶体开关而提供一适当的导通电阻(on-resistance)。
若所涉及的该电晶体开关被关闭(例如，“关”状态)，在该第一输入终端(INB)602以及该第三输入终端(NEGOV)606的该等讯号电压会为低，以及在该第二输入终端(EN)604上的该讯号电压会为高。因此，该等P通道电晶体618、620会被关闭，以及该等N通道电晶体622、624会被开启。在此“关”状态期间，该等箝位电晶体636、638会被关闭。因此，所涉及的该电晶体开关的该闸极终端会被连接至电路接地，以及因此，该电晶体开关会阻挡任何正讯号电压通过其间。
该第三状态(“箝位”)会被用来阻挡任何负的讯号电压通过所涉及的该电晶体开关。在此“箝位”状态期间，在该第一输入终端(INB)602以及第二输入终端(EN)604上的该等讯号电压会为低，以及在该第三输入终端(NEGOV)606上的该讯号电压会为高。举例而言，在该第三输入终端(NEGOV)606上的该讯号电压仅会于该第一输入终端(IN)602上的该讯号电压变得低于该接地电位时，才会变高。在此偏压情况下，该等P通道电晶体618、620会被关闭，以及该等N通道电晶体630，632会被开启，因此，N通道电晶体624的闸极会被箝位至一负电压，并且被关闭。另外，该等N通道电晶体636、638会被开启，以及所涉及的该电晶体开关(例如，在图3中所显示的电晶体开关304)的闸极会被箝位至该负讯号电压IN(例如，在图3中所显示的线路314上)。藉由将该电晶体开关(例如，开关304)的闸极箝位至在其源极终端上所接收的该负讯号电压，则该电晶体开关会被关闭(以藉此避免泄漏以及阻挡任何负讯号电压通过其间)。
虽然已在此对特殊实施例进行图说以及叙述，但本领域具通常知识者将可理解的是，被推测为可达成相同目的的任何配置都可被用来取代所显示的特殊实施例。因此，本发明只意欲于藉由权利要求及与其等义者而进行限制。

Claims (20)

1.一种电子系统，包括：
一连接器单元，以与一主机系统沟通资料；
一电子电路，以储存该资料；以及
一开关，以经由该连接器单元而将该资料传送至该电子电路并从该电子电路对该资料进行传送，其中，该开关包括：
一负电压保护单元，其耦接至该连接器单元；以及
一电晶体开关，其耦接至该负电压保护单元、该连接器单元、以及该电子电路，其中，该负电压保护单元在侦测到一负电压时强迫该电晶体开关关闭。
2.根据权利要求第1项所述的系统，其中，该负电压保护单元侦测在该连接器单元中所接收的一负电压，以及产生一讯号来指示该负电压被接收。
3.根据权利要求第1项所述的系统，其中，该开关更包括一逻辑电路，其耦接至该负电压保护单元以及该电晶体开关，以及其中，该负电压保护单元侦测在该连接器单元上所接收的一负电压，以及输出一第一讯号来指示该负电压被接收，以及该逻辑单元回应接收到该第一讯号而产生一第二讯号来强迫该电晶体开关关闭，并保护该电子电路免于接收该负电压。
4.根据权利要求第1项所述的系统，其中，该开关更包括：
一逻辑电路，其耦接至该负电压保护单元；以及
一驱动器单元，其耦接至该逻辑电路以及该电晶体开关，以及其中，该负电压保护单元侦测在该连接器单元中所接收的一负电压，以及输出一第一讯号来指示该负电压被接收，以及该逻辑单元回应接收到该第一讯号而产生一第二讯号来关闭该电晶体开关，以及该驱动器单元回应该第二讯号被接收而产生一第三讯号来关闭该电晶体开关。
5.根据权利要求第1项所述的系统，其中，该电晶体开关是一N通道互补金属氧化物半导体(CMOS)电晶体装置。
6.根据权利要求第1项所述的系统，其中，该电晶体开关是一三重井(triple-well)N通道场效电晶体(NFET)装置。
7.根据权利要求第1项所述的系统，其中，该电晶体是包括一P井主体的一三重井NFET装置，以及在该电晶体开关中的该P井主体耦接至该开关中的一接地电位，以在该P井主体以及接地之间提供一偏压。
8.根据权利要求第1项所述的系统，其中，该电晶体开关是包括一P井主体的一NFET装置，以及若有一负电压被施加至该电晶体开关的该P井主体，该电晶体开关可操作来阻挡电流并且关闭。
9.根据权利要求第1项所述的系统，其中，该连接器单元是一通用序列汇流排(USB)连接器，该电晶体开关是一USB开关，以及该电子电路是一可携式媒体装置。
10.一种具有负电压保护的开关，包括：
一电晶体，其包括一输入终端、一控制终端、以及一输出终端；
一感测电路，其耦接至该输入终端；
一逻辑电路，其耦接至该感测电路的一输出；以及
一驱动器电路，其耦接至该逻辑电路的一输出以及该电晶体的该控制终端，其中，该逻辑电路在该感测电路于该输入终端上侦测到一负电压时，使该驱动器电路让该电晶体失能。
11.根据权利要求第10项所述的开关，其中：
若该感测电路在该输入终端上侦测到一负电压，该感测电路产生一第一讯号来指示对于该负电压的一侦测，该逻辑电路接收该第一讯号，并产生至少一逻辑讯号，该驱动器电路接收该至少一逻辑讯号，并产生一控制讯号，以及该电晶体接收该控制讯号，并被关闭。
12.根据权利要求第10项所述的开关，其中，该电晶体包括一P井主体，以及若一负电压被耦接至该电晶体的该P井主体，该电晶体可操作来阻挡电流并且关闭。
13.根据权利要求第10项所述的开关，其中，该驱动器电路所产生一控制讯号电压被箝位至一正电压供给。
14.根据权利要求第10项所述的开关，其中，该驱动器电路产生一控制讯号电压，以指示该电晶体开关的复数个操作状态中的其中一个状态。
15.一种负电压保护的方法，包括：
于一电晶体开关的一输入终端上接收一电压讯号；
决定在该输入终端上所接收的该电压讯号是否为一负电压；以及
若在该电晶体开关的该输入终端上所接收的该电压讯号是一负电压时，关闭该电晶体开关。
16.根据权利要求第15项所述的方法，其更包括：
将一感测电路耦接至该电晶体开关的该输入终端，其中，该决定的步骤是藉由该感测电路来执行。
17.根据权利要求第15项所述的方法，其中，接收该电压讯号的步骤更包括在该电晶体开关的一P井主体上接收该负电压，以及关闭该电晶体开关的步骤包括阻挡电流通过该电晶体开关。
18.根据权利要求第15项所述的方法，其更包括：
若在该电晶体开关的该输入终端上所接收的该电压讯号是一负电压，产生一讯号电压来指示在该输入终端上所接收的该电压讯号是一负电压。
19.根据权利要求第15项所述的方法，其中，在该电晶体开关的该输入终端上接收该电压讯号的步骤包括在一三重井N通道电晶体的一输入终端上接收该电压讯号。
20.根据权利要求第15项所述的方法，其中，在该电晶体开关的该输入终端上接收该电压讯号的步骤包括在一USB开关、一音频开关、一视频开关、以及一媒体开关的至少其中之一的一输入终端上接收该电压讯号。
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