CN102023840B - Cnc插补的一种并行流水计算装置 - Google Patents

Abstract

CNC插补的一种并行流水计算装置，其特征在于包括由数个计算单元CU3构成的并行/流水计算构件CU3B、数据存储器，计算单元CU3包括六个加法器、两个右移1位的移位器、两个右移2位的移位器、一个右移3位的移位器，上一个计算单元CU3的四个数据输出端β₀ ^l数据输出端、β₁ ^l数据输出端、β₂ ^l数据输出端、β₃ ^l数据输出端和四个数据输出端β₀ ^r数据输出端、β₁ ^r数据输出端、β₂ ^r数据输出端、β₃ ^r数据输出端分别与下面两个计算单元CU3的四个β₀、β₁、β₂、β₃数据输入端相连，从而由2ⁿ-1个计算单元CU3构成并行/流水计算构件CU3B，每个计算单元CU3的β（0.5）数据输出端与数据存储器相连。本发明与已有技术相比，具有可高速计算并能产生高精度结果的、适合于以及芯片级并行流水可重构计算的、能满足不断发展的工业需求的优点。

Description

CNC插补的一种并行流水计算装置

技术领域

本发明涉及一种CNC运行数据的计算装置。

背景技术

数控加工是当代机械制造的基础工艺之一。数控加工需要借助于数控机床。数控系统是数控机床的核心部件之一。目前，CNC数控是现代数控系统的不二形式。高速高精的数控系统是提高加工效率和质量的根本保障。以现场可编程门阵列FPGA 为代表的新型可重构技术不仅改变传统CNC插补计算的过程而且改变了其计算模式。但是，不管是那种方式，都是依照次序一个点接着一个点地计算的，这样的计算其计算速度只能依赖计算机自身的运算速度，显然，技术条件及成本的限制，计算机的计算速度是有限的，从而制约着数控加工的高速高精度的提高。

发明内容

本发明的目标旨在给出一种可高速计算并能产生高精度结果的、适合于以及芯片级并行流水可重构计算的CNC插补的一种并行流水计算装置，以满足不断发展的工业需求。

本发明的CNC插补的一种并行流水计算装置是这样实现的，包括由数个计算单元CU3构成的并行流水计算构件CU3B、数据存储器，

计算单元CU3由

六个加法器、两个右移1位的移位器、两个右移2位的移位器、一个右移3位的移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、β ₀ ^l数据输出端、β ₁ ^l数据输出端、β ₂ ^l数据输出端、β ₃ ^l数据输出端、β ₀ ^r数据输出端、β ₁ ^r数据输出端、β ₂ ^r数据输出端、β ₃ ^r r数据输出端、β（0.5）数据输出端构成，

β ₀数据输入端分别与β ₀ ^l数据输出端、第一加法器一个输入端相连，β ₁数据输入端分别与第一加法器另一个输入端、第二加法器一个输入端相连，β ₂数据输入端分别与第二加法器另一个输入端、第三加法器一个输入端相连，β ₃数据输入端分别与第三加法器另一个输入端、β ₀ ^r数据输出端相连，第一加法器输出端分别与第一右移1位的移位器输入端、第四加法器的一个输入端相连，第二加法器输出端分别与第四加法器的另一个输入端、第五加法器的一个输入端相连，第三加法器输出端分别与第二右移1位的移位器输入端、第五加法器的另一个输入端相连，第四加法器输出端分别与第一右移2位的移位器的输入端、第六加法器的一个输入端相连，第五加法器输出端分别与第二右移2位的移位器的输入端、第六加法器的另一个输入端相连，第六加法器的输出端与右移3位的移位器的输入端相连，第一右移1位的移位器、第二右移1位的移位器的输出端分别与β ₁ ^l数据输出端、β ₁ ^r数据输出端相连，第一右移2位的移位器、第二右移2位的移位器分别与β ₂ ^l数据输出端、β ₂ ^r数据输出端相连，右移3位的移位器的输出端分别与β ₃ ^l数据输出端、β（0.5）数据输出端、β ₃ ^r数据输出端相连，

上一个计算单元CU3的四个数据输出端β ₀ ^l数据输出端、β ₁ ^l数据输出端、β ₂ ^l数据输出端、β ₃ ^l数据输出端和四个数据输出端β ₀ ^r数据输出端、β ₁ ^r数据输出端、β ₂ ^r数据输出端、β ₃ ^r数据输出端分别与下面两个计算单元CU3的四个β ₀、β ₁、β ₂、β ₃数据输入端相连，从而由2ⁿ-1个计算单元CU3构成并行流水计算构件CU3B，每个计算单元CU3的β（0.5）数据输出端与数据存储器相连。工作时，往最上面的计算单元CU3输入伯恩斯坦多项式7： 

中的数据组〈β ₀, β ₁, β ₂, β ₃〉，获得

第一层：

第二层：

、

第三层：

、

、

、

…………

第n层：

、、…、、…、

的n层2ⁿ-1个数据β（1/2ⁿ）、β（2/2ⁿ）、、、β（（2ⁿ -1）/2ⁿ）和β（0）、β（1）个点，并依照β（t）的变量t由小到大的次序存储在数据存储器以备用。

这里，计算经过每个点的刀具的速度的插补并行流水计算装置包括T32计算装置、由数个计算单元CU2构成的并行流水计算构件CU2B、数据存储器，

T32计算装置由

三个减法器、三个3倍乘法器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、B₀数据输出端、B₁数据输出端、B₂数据输出端构成，

β ₀数据输入端、β ₃数据输入端分别与第一减法器其中一输入端、第三减法器其中一输入端相连，β ₁数据输入端分别与第一减法器另一输入端、第二减法器的一输入端相连，β ₂数据输入端分别与第二减法器的另一输入端、第三减法器的另一输入端相连，第一减法器的输出端、第二减法器的输出端、第三减法器的输出端分别与三个3倍乘法器的输入端相连，三个3倍乘法器的输出端分别与B₀数据输出端、B₁数据输出端、B₂数据输出端相连，

计算单元CU2由

三个加法器、两个右移1位的移位器、一个右移2位的移位器、B₀ ^l数据输出端、B₁ ^l数据输出端、B₂ ^l数据输出端、B₀ ^r数据输出端、B₁ ^r数据输出端、B₂ ^r数据输出端、B（0.5）数据输出端、B₀数据输入端、B₁数据输入端、B₂数据输入端构成，

T32计算装置的B₀数据输出端、B₁数据输出端、B₂数据输出端分别与第一个计算单元CU2的B₀数据输入端、B₁数据输入端、B₂数据输入端相连，

T32计算装置的B₀数据输出端分别与B₀ ^l数据输出端、计算单元CU2的第一加法器一输入端相连，T32计算装置的B₁数据输出端分别与计算单元CU2的第一加法器另一输入端、计算单元CU2的第二加法器一输入端相连，T32计算装置的B₂数据输出端分别与计算单元CU2的第二加法器另一输入端、B₀ ^r数据输出端相连，计算单元CU2的第一加法器输出端分别与计算单元CU2的第一右移1位的移位器输入端、计算单元CU2的第三加法器一输入端相连，计算单元CU2的第二加法器输出端分别与计算单元CU2的第二右移1位的移位器输入端、计算单元CU2的第三加法器另一输入端相连，计算单元CU2的第一右移1位的移位器输出端与B₁ ^l数据输出端相连，计算单元CU2的第二右移1位的移位器输出端与B₁ ^r数据输出端相连，计算单元CU2的第三加法器的输出端与右移2位的移位器相连，右移2位的移位器的输出端与B₂ ^r数据输出端、B₂ ^l数据输出端、B（0.5）数据输出端相连，

上一个计算单元CU2的三个数据输出端B₀ ^l、B₁ ^l、B₂ ^l和三个数据输出端B₀ ^r、B₁ ^r、B₂ ^r与下面两个计算单元CU2的B₀、B₁、B₂数据输入端相连，从而由2ⁿ⁺¹-1个计算单元CU2构成并行流水计算构件CU2B，每个计算单元CU2的B（0.5）数据输出端与数据存储器相连，n≥9。工作时，往最上面的T32计算装置输入伯恩斯坦多项式8：中的数据组〈β ₀, β ₁, β ₂, β ₃〉，获得

第一层：β ^/（1/2）

第二层：β ^/（1/2²）、β ^/（3/2²）

第三层：β ^/（1/2³）、β ^/（3/2³）、β ^/（5/2³）、β ^/（7/2⁷）

…………

第n层：β′（1/2ⁿ）、β′（3/2ⁿ）、…、β′（（2j+1）/2ⁿ）、β′（（2n+1）/2ⁿ）

的n层2ⁿ-1个数据B（1/2ⁿ）、B（2/2ⁿ）、、、B（（2ⁿ -1）/2ⁿ）和B（0）、B（1）个点，并依照B（t）的变量t由小到大的次序存储在数据存储器以备用。

本发明所依据的理论如下：

一、

本发明的理论基础在于经典数学理论中多项式的两个性质。

性质1. 任意关于t的多项式

                          (1)

恒能表示成（伯恩斯坦多项式）

                        (2)

这里

。

性质2. 若

为

                          (3)

那么有

                      (4)

这里

 满足

                     (5)

上述性质2称为伯恩斯坦多项式的剖分性质。

鉴于本发明主要关注三次多项式的计算，以下主要考虑三次多项式及其对参数t的一阶导数。

三次多项式

                   (6)

经系数变换

或者 

即为如下(7)的形式

           (7)

其对参数t的一阶导数

        (8)

    显然，

是二次伯恩斯坦多项式。

形如(7)(8)的多项式具有对称性，即

二、计算 的方法

对

的计算是CNC插补中点位计算的基础。本发明主要结合一种中分计算方法，给出高速高精计算

的方法。

在(4)中取

时得到

                         (8)

这里

                         (9)

注意到，如果令

、

那么有

从而

如果记

那么上的点集可以通过对

、

的计算得到，即

                  (10)

由于

、

也是形如(7)的多项式，因此上述计算过程可以递归下去，即通过

按照(9)计算出

、

以及

；再将同样的计算过程应用于

、，依此下去直到达到所需要的精度为止。这样的计算将产生如下结果：

第一次：

第二次：

、

第三次：

、、

、

…………

第n次：

、、…、

、…、

上述从第一到第n次的计算，其第k次都可用一棵深度为n的满二叉树T的第k层来描述，因而整个计算可用T自根结点到全部叶子结点的层次结构来描述。如图18所示的中分计算满二叉树模型。

经过n层计算后总共得到个点，按照从上到下自左至右的顺序排列如下

,

,

,…,

,…,

 ,…,             (11)

其通项为

                    (12)

这里，c是i的二进制表示所占的位数。例如，

时

，

时，

时

。一般地，当

时

。   

数列(11)是从

的中点开始向两边排列的。虽然从理论上在时能够得到

的全部点，但是并不能按次序对应于从起点到终点的各个点。只有得到了对应于从起点到终点的各个点，才能连续绘制（插补）出

的曲线。根据二叉树结构的原理，这需要得到T的中序排列，即如下数列

,

,

,…, 

,

, ,…, 

,,

  (13)

其通项是：

                         (14)

本发明的要点之一是将所述中分计算的数据存储（输出）成中序数列(14)的方法。具体实现见后文描述。

三、计算

的方法

对

的计算是CNC插补中速度计算的基础。由于

也伯恩斯坦多项式，也具有性质2所描述的剖分，本发明采用与计算点位

相同的中分方法计算。鉴于其过程相同，这里不赘述。

四、中分数据的有序化方法

前已述及，采用中分计算得到的数据序列不能按次序对应于从起点到终点的点位/速度序列，不能用于插补（绘制）点位/速度曲线。只有将中分计算的数据存储（输出）成满二叉树的中序序列才能称为插补所需要的数据序列。采用下述方法，可将本发明计算的数据按照

从起点到终点的顺序存储（输出），实现中分数据的有序化。

首先需要一个线性存储结构M以存储所计算的数据。假如需要在（或者

）计算出个点，那么M应该包含

个存储单元。

将M的存储单元依次编号为1,2,…, 

;那么在实施中分计算时按照如下方式存储：

将（第一层计算的）

存储在M的第个单元里；

将（第二层计算的）

分别存储在M的第

与

两个单元里；

…………

将（第k层计算的）存储在M的第个单元里。

那么，整个计算完毕后，M里就存储了

从起点到终点的依次排列的

个点。

五、计算的精度特征

由(14)式不难看出，经n层计算后，中序数列(13)里两相邻点之差为

注意到

是区间上的连续多项式函数，因此存在

使得

  

此亦

                               (15)

   另一方面，根据本发明计算的特征（参考图1），对应于二叉树第

层的点，除

与两个点以外，其余必在第层相邻两点

、

之间，且根据满二叉树的父子关系知

是

与

的共同父亲，如图19所示意。

考虑到

结合(15)知，本发明计算的精度级别为

                                 (16)

这里, m所计算的层数。

上式(16)也是由计算精度控制计算规模的依据。如果要求计算的精度为

,那么计算的层数 

 宜为 

                             (16)

对于

，则

。例如，当

时得到 , 当

得到而当时。

需要指出的是，这里的数量都是无量纲数。如果以毫米为单位那么

毫米就到了亚纳米级了。

六、计算的速度特征

本发明所给计算方法的速度特征表现在以下几个方面：

1. 根据前述的计算原理可知，本发明的计算在本质上源于经典De Castejlau算法，但是在效率上有改进。例如，对于三次多项式

，按照本发明的计算为

理论上共需要7次加法，1次移位（右移3位）运算；而经典De Castejlau算法需要6次加法，6次乘法，如图20所示。 由于移位与加法运算都是计算机最快的运算，因此本发明的计算具有更高的效率。

2.由于硬件具有高速运算的特征，因此本发明的计算效率在CU支持下可极大提高。字长为k的计算机（或处理器）能够在最多30纳秒的时间周期内计算出个点。

3. 本发明的计算可经CU实现并行流水计算（见后文的设计），其效率更高。

由于上述的计算方法是可以用硬件来实现的，而硬件的运行速度是很快的，是瞬间完成计算，这样，就能够实现快速计算数控机床上的切削工件的刀具的运动轨迹的运行控制数据，而且精确度高。

这里，在满足足够运算速度的情况下，尽可能地减少CU3计算单元，以便使计算过程所需要的硬件数量合理，

设置有B3TC计算单元、CU _1/2 计算单元以及在变量差为1/2ⁿ的相邻两个CU3计算单元间设置RCU3计算单元和相应CU3计算单元的变量计算单元，从而形成CU3B- RCU3计算单元，

B3TC计算单元由

六个减法器、两个三倍乘法器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、α₀输出端、α₁输出端、α₂输出端相连、α₃输出端构成，

β ₀数据输入端分别与α₀输出端、第一减法器一输入端相连，β ₁数据输入端分别与第一减法器另一输入端、第二减法器一输入端相连，β ₂数据输入端分别与第二减法器另一输入端、第三减法器一输入端相连，β ₃数据输入端与第三减法器另一输入端相连，第一减法器输出端分别与第四减法器一输入端、第一三倍乘法器输入端相连，第二减法器输出端分别与第四减法器另一输入端、第五减法器一输入端相连，第三减法器输出端与第五减法器另一输入端相连， 第四减法器输出端分别与第二三倍乘法器输入端、第六减法器一输入端相连，第五减法器输出端与第六减法器另一输入端相连，第一三倍乘法器输出端与α₁输出端相连，第二三倍乘法器输出端与α₂输出端相连，第六减法器与α₃输出端相连，

CU _1/2 计算单元由

六个减法器、三个加法器、两个三倍乘法器、一个右移3m可变移位器、一个右移2m可变移位器、一个右移m可变移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、m数据输入端、β（1/2^m）数据输出端构成，

β ₀数据输入端分别与第一加法器一输入端、第一减法器一输入端相连，

β ₁数据输入端分别与第一减法器另一输入端、第二减法器一输入端相连，β ₂数据输入端分别与第二减法器另一输入端、第三减法器一输入端相连，β ₃数据输入端与第三减法器另一输入端相连，第一减法器输出端分别与第一三倍乘法器输入端、第四减法器一输入端相连，第二减法器输出端分别与第四减法器另一输入端、第五减法器一输入端相连，第三减法器输出端与第五减法器另一输入端相连，第四减法器输出端分别与第二三倍乘法器输入端、第六减法器一输入端相连，第五减法器输出端与第六减法器另一输入端相连，m数据输入端分别与右移m可变移位器一输入端、右移2m可变移位器一输入端、右移3m可变移位器一输入端相连，第一三倍乘法器输出端与右移m可变移位器另一输入端相连，第二三倍乘法器输出端与右移2m可变移位器另一输入端相连，第六减法器输出端与右移3m可变移位器另一输入端相连，右移m可变移位器输出端与第一加法器另一输入端相连，右移2m可变移位器输出端、右移3m可变移位器输出端分别与第二加法器两输入端相连，第二加法器输出端、第一加法器输出端分别与第三加法器两输入端相连，第三加法器输出端与β（1/2^m）数据输出端相连，

RCU3计算计算单元由

四个暂存器、一个右移m位的移位器、三个加法器、一个带有α₀数据输入端、α₂数据输入端、α₃数据输入端的F3函数计算器、一个计数器控制器、β（t₀）数据输入端、β（1/2^m）数据输入端、m数据输入端、相应CU3计算单元的变量计算单元的t₀数据输入端构成，

β（t₀）数据输入端、β（1/2^m）数据输入端、m数据输入端、相应CU3计算单元的变量计算单元的t₀数据输入端分别与第一暂存器输入端、第二暂存器输入端、第三暂存器输入端、第四暂存器输入端相连，第一暂存器输出端、第二暂存器输出端分别与第一加法器两输入端相连，第三暂存器输出端分别与右移m位的移位器输入端、F3函数计算器输入端相连，第四暂存器输出端分别与第二加法器一输入端、F3函数计算器输入端相连，右移m位的移位器输出端与第二加法器另一输入端相连，第二加法器输出端与第四暂存器输入端相连，第一加法器输出端、F3函数计算器输出端分别与第三加法器输入端相连，第三加法器输出端是与数据存储器输入端相连的输出端，计数器控制器控制输出分别与四个暂存器的控制输入、三个加法器的控制输入、F3函数计算器的控制输入相连，

F3函数计算器由

三个暂存器、一个二倍乘法器、一个三倍乘法器、三个普通乘法器、三个可变右移位器、两个加法器、一个减法器构成，

α₀数据输入端、α₂数据输入端、α₃数据输入端、RCU3计算单元的第四暂存器的输出端（数据t₀）、RCU3计算单元的第三暂存器的输出端（数据m）分别与第一暂存器的输入端、二倍乘法器输入端、三倍乘法器输入端、第二暂存器的输入端、第三暂存器输入端相连，二倍乘法器输出端、第二暂存器的输出端分别与第一普通乘法器的两输入端相连，三倍乘法器输出端、第二暂存器的输出端分别与第二普通乘法器的两输入端相连，第一普通乘法器输出端、第三暂存器输出端分别与第一可变右移位器的两输入端相连，第二普通乘法器输出端、第三暂存器输出端分别与第二可变右移位器的两输入端相连，第二普通乘法器输出端、第二暂存器输出端分别与第三普通乘法器的两输入端相连，第一可变右移位器输出端、第二可变右移位器输出端分别与第一加法器的两输入端相连，第三普通乘法器的输出端、第三暂存器输出端分别与第三可变右移位器输入端相连，第一加法器输出端、第三可变右移位器输出端分别与第三加法器两输入端相连，第三加法器输出端、第一暂存器输出端分别与第二加法器两输入端相连，第二加法器输出端为F3函数计算器输出端。

工作时，将每相邻的两个基于单元CU3计算过程的CU3B并行流水计算过程所获得的值的变量t₀、t₁的差t₁- t₀=1/2ⁿ分成k个1/2^m，K=2^（m-N），m为计算人员预先设定的值，然后通过CU _1/2 计算单元计算出β（1/2^m），通过B3TC计算单元计算出α₀、α₂、α₃，通过相应CU3计算单元的变量计算单元计算出t₀，然后将上述数据通过RCU3计算单元计算出β（t₀+1/2^m）、β（t₀+2/2^m）、…、β（t₀+（k-1）/2^m）并将这些数据存储到数据存储器中。由于通过RCU3计算单元进行2^（m-N）次计算来计算出β（t₀+1/2^m）、β（t₀+2/2^m）、…、

β（t₀+（k-1）/2^m）的所需要的时间非常之短，这样，就能够实现在满足足够运算速度的情况下，尽可能地减少CU3计算单元，以便使计算过程所需要的硬件数量合理的目的。

在满足足够运算速度的情况下，尽可能地减少单元CU2计算过程，以便使CU2计算过程所需要的硬件数量合理，

设置有B2TQ计算单元、CU ^1/2 计算单元以及在变量差为1/2ⁿ的相邻两个CU2计算单元间设置RCU2计算单元和相应CU2计算单元的变量计算单元，从而形成CU2B- RCU2计算单元，

B2TQ计算单元由

三个减法器、一个二倍乘法器、A₀数据输出端、A₁数据输出端、A₂数据输出端构成，

T32计算装置的B₂数据输出端与第二减法器一输入端相连，T32计算装置的B₀数据输出端分别与A₀数据输出端、第一减法器一输入端相连，T32计算装置的B₁数据输出端分别与第二减法器另一输入端、第一减法器另一输入端相连，第一减法器输出端分别与第三减法器的一输入端、二倍乘法器输入端相连，第二减法器输出端与第三减法器的另一输入端相连，二倍乘法器输出端、第三减法器输出端分别与A₁数据输出端、A₂数据输出端相连，

CU ^1/2 计算计算单元由

6个减法器、两个加法器、一个二倍乘法器、一个三倍乘法器、两个可变移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、m数据输入端、β′（1/2^m）数据输出构成， 

β ₀数据输入端与第一减法器一输入端相连，β ₁数据输入端分别与第一减法器另一输入端、第二减法器一输入端相连，β ₂数据输入端分别与第二减法器另一输入端、第三减法器一输入端相连，β ₃数据输入端与第三减法器另一输入端相连，第三减法器输出端与第四减法器一输入端相连，第二减法器输出端分别与第四减法器另一输入端、第五减法器一输入端相连，第一减法器输出端分别与第五减法器另一输入端、第二加法器一输入端相连，第五减法器输出端分别与二倍乘法器输入端、第六减法器一输入端相连，第四减法器输出端与第六减法器另一输入端相连， m数据输入端分别与第一可变移位器一输入端、第二可变移位器一输入端相连，第六减法器输出端、二倍乘法器输出端分别与第一可变移位器另一输入端、第二可变移位器另一输入端相连，第一可变移位器输出端、第二可变移位器输出端分别与第一加法器两输入端相连，第一加法器输出端与第二加法器另一输入端相连，第二加法器输出端与三倍乘法器输入端相连，三倍乘法器输出端与β′（1/2^m）数据输出相连，

    RCU2计算单元由

四个暂存器、一个右移m位的移位器、三个加法器、一个F2函数计算器、一个计数器控制器、β′（t₀）数据输入端、β′（1/2^m）数据输入端、m数据输入端、相应CU2计算单元的变量计算单元的t₀数据输入端构成，

β′（t₀）数据输入端、β′（1/2^m）数据输入端、m数据输入端、相应CU2计算单元的变量计算单元的t₀数据输入端分别与第一暂存器输入端、第二暂存器输入端、第三暂存器输入端、第四暂存器输入端相连，第一暂存器输出端、第二暂存器输出端分别与第一加法器两输入端相连，第三暂存器输出端分别与右移m位的移位器输入端、F2函数计算器输入端相连，第四暂存器输出端分别与第二加法器一输入端、F2函数计算器输入端相连，右移m位的移位器输出端与第二加法器另一输入端，第二加法器输出端第四暂存器输入端相连，第一加法器输出端、F2函数计算器输出端分别与第三加法器输入端相连，第三加法器输出端为与数据存储器输入端相连的输出端，计数器控制器控制输出与四个暂存器的控制输入、三个加法器的控制输入、F2函数计算器的控制输入相连，

F2函数计算器由

一个六倍乘法器、一个普通乘法器、2个暂存器、一个可变右移位器、一个减法器构成，

A₁数据输出端、A ₃数据输出端、RCU2计算单元的第四暂存器的输出端（数据t₀）、RCU2计算单元的第三暂存器的输出端（数据m）分别与第一暂存器的输入端、六倍乘法器输入端、普通乘法器一输入端、第二暂存器的输入端相连，六倍乘法器输出端与普通乘法器另一输入端相连，普通乘法器输出端与可变右移位器一输入端相连，第二暂存器的输出端与可变右移位器另一输入端相连，第一暂存器的输出端、可变右移位器的输出端分别与减法器的两输入端相连，减法器的输出端为F2函数计算器输出端。

工作时，将每相邻的两个基于单元CU2计算过程的CU2B并行流水计算过程所获得的值的变量t₀、t₁的差t₁- t₀=1/2ⁿ分成k个1/2^m，K=2^（m-N），m为计算人员预先设定的值，然后通过CU ^1/2 计算单元计算出β′（1/2^m），通过B2TQ计算单元计算出A₀、A₂、A₃，通过相应CU2计算单元的变量计算单元计算出t₀，然后将上述数据通过RCU2计算单元计算出β′（t₀+1/2^m）、β′（t₀+2/2^m）、…、β′（t₀+（k-1）/2^m）并将这些数据存储到数据存储器中。由于通过RCU2计算单元进行2^（m-N）次计算来计算出

β′（t₀+1/2^m）、β′（t₀+2/2^m）、…、β′（t₀+（k-1）/2^m）的所需要的时间非常之短，这样，就能够实现在满足足够运算速度的情况下，尽可能地减少CU2计算单元，以便使计算过程所需要的硬件数量合理的目的。

上述计算方法所依据的理论如下：

一、

考虑到

可知只要已知

、以及d，就能计算出

、

。特别地如果

，则有

        

           (21)

                   (22)

这里

二、CU _1/2 、CU ^1/2 所依据的理论是：

令

，将多项式

、

表示成（6）的形式得， 

于是

时，

          (17)

            (18)

可通过移位与加法组合得到与

。

三、

由(21)（22）知，在已知

、

，借助于CU_1/2、CU^1/2计算出

、

。并且该计算过程是一个递推的过程。以计算

为例，由

计算出

后，再经

后，又能由

、

计算出

。如此下去，计算出一个序列。这个计算过程可设计出相应的计算单元RCU(Recursive Calculation Unit)。同理，

也可以由类似的计算单元实现。本发明设计RCU3用于计算

，RCU2用于计算

。

为了减少计算所需要的硬件的数量，将B3TC计算单元、CU _1/2 计算单元、相应CU3计算单元的变量计算单元组合成MA计算单元，MA计算单元的输出分别与各个RCU3计算单元的输入相连。

若单采用基于单元CU3计算单元的CU3B并行流水计算单元则需要2^w-1个单元CU3计算过程，那么，基于CU3B- RCU3并行流水计算单元达到同样计算精度时所需要的硬件数量为2^w/k-1个单元CU3+2^w/k个RCU3+1个MA，显然，基于CU3B- RCU3并行流水计算单元所需要的硬件数量远比基于单元CU3计算过程的CU3B并行流水计算单元所需要的硬件数量少接近K-1倍。

为了减少计算所需要的硬件的数量，将B2TQ计算单元、CU ^1/2 计算单元、相应CU2计算单元的变量计算单元组合成MA ′计算单元，MA ′计算单元的输出分别与各个RCU2计算单元的输入相连。

这里，采用CCU3的计算单元对计算机辅助制造（CAM）系统输入的j轴（多轴加工系统中的j轴）的一组刀位点

以及初始与终止边界条件为

, 

进行插补计算，以便获得刀具以一定的速度沿分段连续的曲线运行并经过各个刀位点以及初始与终止边界条件为

, 

的插补点，

CCU3的计算单元由

三个CU3B或者三个CU3B-RCU3、两个乘法器、一个加法器、一个减法器、存储器、BZ₀（t）数据输入端、BZ₁（t）数据输入端、[BZ（t）]^（j）数据输入端、X_i ^j数据输入端、X_i+1 ^j数据输入端构成，

BZ₀（t）数据输入端、BZ₁（t）数据输入端、[BZ（t）]^（j）数据输入端分别与第一CU3B或者第一CU3B-RCU3的输入端、第二CU3B或者第二CU3B-RCU3的输入端、第三 CU3B或者第三CU3B-RCU3的输入端相连，第一CU3B或者第一CU3B-RCU3输出端、第二 CU3B或者第二CU3B-RCU3输出端、第三 CU3B或者第三CU3B-RCU3输出端分别与第一乘法器一输入端、第二乘法器一输入端、减法器一输入端相连，X_i ^j数据输入端、X_i+1 ^j数据输入端分别与第一乘法器另一输入端、第二乘法器另一输入端相连，第一乘法器输出端、第二乘法器输出端分别与加法器两输入端相连，加法器输出端与减法器另一输入端相连，减法器输出端为与存储器相连的输出端。

    工作时，

三个CU3B或者是三个CU3B-RCU3、，负责计算BZ₀（t），BZ₁（t），

[BZ（t）]^（j）；

两个CCU3乘法器1、2，分别对输入数据BZ₀（t）、BZ₁（t）乘以

、

；

一个CCU3加法器3将分别乘以X_i ^j、X_i+1 ^j的BZ₀（t）、BZ₁（t）相加，一个CCU3减法器4将CCU3加法器3的输出结果与[BZ（t）]^（j）相加

这里，X_i ^j是j轴的第i个刀位点，X_i+1 ^j是j轴的第i+1个刀位点

BZ₀（t）=（1-t）³+3t（1-t）²+3μt²（1-t）+t³

BZ₁（t）=（1-t）³+3ηt（1-t）²+3t²（1-t）+t³

[BZ（t）]^（j）=3ηX_i-1 ^j t（1-t）²+3μX_i+1 ^j t（1-t）²+X_i ^j（1-t）³+X_i+1 ^jt³

这里

为速度控制参数。

这里，采用CCU2的计算方法对计算机辅助制造（CAM）系统输入的j轴（多轴加工系统中的j轴）一组刀位点

以及初始与终止边界条件为

, 

进行插补计算，以便获得刀具以一定的速度沿分段连续的曲线运行并经过各个刀位点

以及初始与终止边界条件为

, 

的插补点的速度，

CCU2的计算单元由三个CU2B或者三个CU2B-RCU2、两个乘法器、一个加法器、一个减法器、存储器、BZ₀ ^/（t）数据输入端、BZ₁ ^/（t）数据输入端、 [BZ^/（t）]^（j）数据输入端、X_i ^j数据入端、X_i+1 ^j数据入端构成，

BZ₀ ^/（t）数据输入端、BZ₁ ^/（t）数据输入端、 [BZ^/（t）]^（j）数据输入端分别与第一CU2B或者第一CU2B-RCU2的输入端、第二 CU2B或者第二CU2B-RCU2的输入端、第三 CU2B或者第三CU2B-RCU2的输入端相连，第一CU2B或者第一CU2B-RCU2输出端、第二 CU2B或者第二CU2B-RCU2输出端、第三 CU2B或者第三CU2B-RCU2输出端分别与第一乘法器一输入端、第二乘法器一输入端、减法器一输入端相连，X_i ^j数据入端、X_i+1 ^j数据入端分别与第一乘法器另一输入端、第二乘法器另一输入端相连，第一乘法器输出端、第二乘法器输出端分别与加法器两输入端相连，加法器输出端与减法器另一输入端相连，减法器输出端与存储器相连。

工作时，三个CU2B或者三个CU2B-RCU2负责计算BZ₀ ^/（t），BZ₁ ^/（t），[BZ^/（t）]^（j）；

两个CCU2乘法器1、2，分别对输入数据BZ₀ ^/（t）、BZ₁ ^/（t）乘以、

；

一个CCU2加法器3将分别乘以、

的BZ₀ ^/（t）、BZ₁ ^/（t）相加，一个CCU2减法器4将CCU2加法器3的输出结构与[BZ^/（t）]^（j）相加

这里，是j轴的第i个刀位点，是j轴的第i+1个刀位点。

上述计算方法所依据的理论是：

一、

CNC插补是根据计算机辅助制造（CAM）系统输入的一组刀位点

以及初始与终止边界条件为, 

,计算出一条刀具运动的轨迹线使得加工的刀具以一定的速度通过每个刀位点。本发明通过设计如下通过、

的参数曲线段

实现插补计算。 

  

         (23)

这里

为速度控制参数。 

不难验证，在

与

时，有 

  

                              (24)

                          (25)

从而分段连续的曲线 

  

                                      (26)

是光滑的且通过全部点

。

将曲线(23)进行整理得 

  

  

如果记

  

                   (27)

  

                       (28)

            (29)

那么 

可以写成

                     (30)

对于多坐标加工系统，设

那么

这里

表示

的第j个坐标（分量）。

于是

二、单坐标插补器CCU3与CCU2的设计

由于

都是形如（7）的多项式，因此可以借助于CU3B、或者CU3-RCU3-CU_1/2组合来计算

。

本发明与已有技术相比，具有可高速计算并能产生高精度结果的、适合于以及芯片级并行流水可重构计算的、能满足不断发展的工业需求的优点。

附图说明：

    图1为本发明CU3的结构示意图；

    图2为本发明CU3B的结构示意图；

    图3为本发明T32的结构示意图；

图4为本发明CU2的结构示意图；

图5为本发明CU2B的结构示意图；

图6为本发明B3TC的结构示意图；

图7为本发明CU _1/2 的结构示意图；

图8为本发明RCU3的结构示意图；

图9为本发明F3的结构示意图；

图10为本发明CU3B-RCU3的结构示意图；

图11为本发明B2TQ的结构示意图；

图12为本发明CU ^1/2 的结构示意图；

图13为本发明F2的结构示意图；

图14为本发明RCU2的结构示意图；

图15为本发明CU2B-RCU2的结构示意图；

图16为本发明CCU3的结构示意图；

图17为本发明CCU2的结构示意图。

具体实施方式：

    现结合附图和实施例对本发明作进一步详细描述：

如图1、2所示，本发明的CNC插补的一种并行流水计算装置是这样实现的，包括由数个计算单元CU3构成的并行流水计算构件CU3B、数据存储器，

计算单元CU3由括九个分转器、六个加法器、两个右移1位的移位器、两个右移2位的移位器、一个右移3位的移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、β ₀ ^l数据输出端、β ₁ ^l数据输出端、β ₂ ^l数据输出端、β ₃ ^l数据输出端、β ₀ ^r数据输出端、β ₁ ^r数据输出端、β ₂ ^r数据输出端、β ₃ ^r r数据输出端、β（0.5）数据输出端构成，

分转器a1、分转器a2、分转器a3、分转器a4的输入端分别与四个β ₀、β ₁、β ₂、β ₃数据输入端相连，分转器a1分别与β ₀ ^l数据输出端、第一加法器a10一个输入端相连，分转器a2分别与第一加法器a10另一个输入端、第二加法器a11一个输入端相连，分转器a3分别与第二加法器a11另一个输入端、第三加法器a12一个输入端相连，分转器a4分别与第三加法器a12另一个输入端、β ₀ ^r数据输出端相连，第一加法器a10输出端与分转器a5相连，分转器a5分别与第一右移1位的移位器啊6输入端、第四加法器a13的一个输入端相连，第二加法器输出端与分转器a6相连，分转器a6分别与第四加法器a13的另一个输入端、第五加法器a14的一个输入端相连，第三加法器输出端与分转器a7，分转器a7分别与第二右移1位的移位器a17输入端、第五加法器a14的另一个输入端相连，第四加法器a13输出端与分转器a8相连，分转器a8输出端分别与第一右移2位的移位器a18的输入端、第六加法器a15的一个输入端相连，第五加法器输出端与分转器a9相连，分转器a9分别与第二右移2位的移位器a19的输入端、第六加法器a15的另一个输入端相连，第六加法器a15的输出端与右移3位的移位器a20的输入端相连，第一右移1位的移位器a16、第二右移1位的移位器a17的输出端分别与β ₁ ^l数据输出端、β ₁ ^r数据输出端相连，第一右移2位的移位器a18、第二右移2位的移位器a19分别与β ₂ ^l数据输出端、β ₂ ^r数据输出端相连，右移3位的移位器a20的输出端分别与β ₃ ^l数据输出端、β（0.5）数据输出端、β ₃ ^r数据输出端相连，

上一个计算单元CU3的四个数据输出端β ₀ ^l数据输出端、β ₁ ^l数据输出端、β ₂ ^l数据输出端、β ₃ ^l数据输出端和四个数据输出端β ₀ ^r数据输出端、β ₁ ^r数据输出端、β ₂ ^r数据输出端、β ₃ ^r数据输出端分别与下面两个计算单元CU3的四个β ₀、β ₁、β ₂、β ₃数据输入端相连，从而由2ⁿ-1个计算单元CU3构成并行流水计算构件CU3B，每个计算单元CU3的β（0.5）数据输出端与数据存储器相连。

每个计算单元CU3的β（0.5）数据输出端与数据存储器相连，n≥9。

如图3、4、5所示，计算经过每个点的刀具的速度的插补并行流水计算装置是这样实现的，包括T32计算装置、由数个计算单元CU2构成的并行流水计算构件CU2B、数据存储器，

T32计算装置由

两个分转器、三个减法器、三个3倍乘法器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、B₀数据输出端、B₁数据输出端、B₂数据输出端构成，

β ₀数据输入端、β ₃数据输入端分别与第一减法器b1其中一输入端、第三减法器b3其中一输入端相连，β ₁数据输入端与分转器b7相连，分转器b7分别与第一减法器b1另一输入端、第二减法器b2的一输入端相连，β ₂数据输入端分别与第二减法器b2的另一输入端、第三减法器b3的另一输入端相连，第一减法器b1的输出端、第二减法器b2的输出端、第三减法器b3的输出端分别与三个3倍乘法器b4、b5、b6的输入端相连，三个3倍乘法器b4、b5、b6的输出端分别与B₀数据输出端、B₁数据输出端、B₂数据输出端相连，

计算单元CU2由

5个分转器、三个加法器、两个右移1位的移位器、一个右移2位的移位器、B₀ ^l数据输出端、B₁ ^l数据输出端、B₂ ^l数据输出端、B₀ ^r数据输出端、B₁ ^r数据输出端、B₂ ^r数据输出端、B（0.5）数据输出端、B₀数据输入端、B₁数据输入端、B₂数据输入端构成，

T32计算装置的B₀数据输出端、B₁数据输出端、B₂数据输出端分别与第一个计算单元CU2的B₀数据输入端、B₁数据输入端、B₂数据输入端相连，

T32计算装置的B₀数据输出端与分转器c1相连，分转器c1分别与B₀ ^l数据输出端、计算单元CU2的第一加法器c4一输入端相连，T32计算装置的B₁数据输出端与分转器c2相连，分转器c2分别与计算单元CU2的第一加法器c4另一输入端、计算单元CU2的第二加法器c5一输入端相连，T32计算装置的B₂数据输出端与分转器c3相连，分转器c3分别与计算单元CU2的第二加法器c5另一输入端、B₀ ^r数据输出端相连，计算单元CU2的第一加法器c4输出端与分转器c6相连，分转器c6分别与计算单元CU2的第一右移1位的移位器c9输入端、计算单元CU2的第三加法器c8一输入端相连，计算单元CU2的第二加法器输出端与分转器c7相连，分转器c7分别与计算单元CU2的第二右移1位的移位器c11输入端、计算单元CU2的第三加法器c8另一输入端相连，计算单元CU2的第一右移1位的移位器c9输出端与B₁ ^l数据输出端相连，计算单元CU2的第二右移1位的移位器c11输出端与B₁ ^r数据输出端相连，计算单元CU2的第三加法器c8的输出端与右移2位的移位器c10相连，右移2位的移位器c10的输出端与B₂ ^r数据输出端、B₂ ^l数据输出端、B（0.5）数据输出端相连，

上一个计算单元CU2的三个数据输出端B₀ ^l、B₁ ^l、B₂ ^l和三个数据输出端B₀ ^r、B₁ ^r、B₂ ^r与下面两个计算单元CU2的B₀、B₁、B₂数据输入端相连，从而由2ⁿ⁺¹-1个计算单元CU2构成并行流水计算构件CU2B，

每个计算单元CU2的B（0.5）数据输出端与数据存储器相连，n≥9。

如图6、7、8、9、10所示，设置有B3TC计算单元、CU _1/2 计算单元以及在变量差为1/2ⁿ的相邻两个CU3计算单元间设置RCU3计算单元和相应CU3计算单元的变量计算单元，从而形成CU3B- RCU3计算单元，

B3TC计算单元由

六个分转器、六个减法器、两个三倍乘法器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、α₀输出端、α₁输出端、α₂输出端相连、α₃输出端构成，

β ₀数据输入端与分转器d1相连，分转器d1分别与α₀输出端、第一减法器d4一输入端相连，β ₁数据输入端与分转器d2相连，分转器d2分别与第一减法器d4另一输入端、第二减法器d5一输入端相连，β ₂数据输入端与分转器d3相连，分转器d3分别与第二减法器d5另一输入端、第三减法器d6一输入端相连，β ₃数据输入端与第三减法器d6另一输入端相连，第一减法器d4输出端与分转器d7相连，分转器d7分别与第四减法器d9一输入端、第一三倍乘法器d13输入端相连，第二减法器d5输出端与分转器d8相连，分转器d8分别与第四减法器d9另一输入端、第五减法器d10一输入端相连，第三减法器d6输出端与第五减法器d10另一输入端相连， 第四减法器d9输出端与分转器d11相连，分转器d11分别与第二三倍乘法器d14输入端、第六减法器d12一输入端相连，第五减法器d10输出端与第六减法器d12另一输入端相连，第一三倍乘法器d13输出端与α₁输出端相连，第二三倍乘法器d14输出端与α₂输出端相连，第六减法器d12与α₃输出端相连，

CU _1/2 计算计算单元由

六个分转器、一个三路分转器、六个减法器、三个加法器、两个三倍乘法器、一个右移3m可变移位器、一个右移2m可变移位器、一个右移m可变移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、m数据输入端、β（1/2^m）数据输出端构成，

β ₀数据输入端与分转器e3相连，分转器e3分别与第一加法器e20一输入端、第一减法器e6一输入端相连，β ₁数据输入端与分转器e2相连，分转器e2分别与第一减法器e6另一输入端、第二减法器e5一输入端相连，β ₂数据输入端与分转器e1相连，分转器e1分别与第二减法器e5另一输入端、第三减法器e4一输入端相连，β ₃数据输入端与第三减法器e4另一输入端相连，第一减法器e6输出端分转器e8相连，分转器e8分别与第一三倍乘法器e14输入端、第四减法器e10一输入端相连，第二减法器e5输出端分转器e7相连，分转器e7分别与第四减法器e10另一输入端、第五减法器e9一输入端相连，第三减法器e4输出端与第五减法器e9另一输入端相连，第四减法器e10输出端分转器e11相连，分转器e11分别与第二三倍乘法器e13输入端、第六减法器e12一输入端相连，第五减法器e9输出端与第六减法器e12另一输入端相连，m数据输入端三路分转器e15相连，三路分转器e15分别与右移m可变移位器e18一输入端、右移2m可变移位器e17一输入端、右移3m可变移位器e16一输入端相连，第一三倍乘法器e14输出端与右移m可变移位器e18另一输入端相连，第二三倍乘法器e13输出端与右移2m可变移位器e17另一输入端相连，第六减法器e12输出端与右移3m可变移位器e16另一输入端相连，右移m可变移位器e18输出端与第一加法器e20另一输入端相连，右移2m可变移位器e17输出端、右移3m可变移位器输出端e16分别与第二加法器e19两输入端相连，第二加法器e19输出端、第一加法器e20输出端分别与第三加法器e21两输入端相连，第三加法器e21输出端与β（1/2^m）数据输出端相连，

RCU3计算计算单元由

四个暂存器、一个右移m位的移位器、三个加法器、一个带有α₀数据输入端、α₂数据输入端、α₃数据输入端的F3函数计算器、一个计数器控制器、β（t₀）数据输入端、β（1/2^m）数据输入端、m数据输入端、相应CU3计算单元的变量计算单元的t₀数据输入端构成，

β（t₀）数据输入端、β（1/2^m）数据输入端、m数据输入端、相应CU3计算单元的变量计算单元的t₀数据输入端分别与第一暂存器f1输入端、第二暂存器f2输入端、第三暂存器f3输入端、第四暂存器f4输入端相连，第一暂存器f1输出端、第二暂存器f2输出端分别与第一加法器f6两输入端相连，第三暂存器f3输出端分别与右移m位的移位器f5输入端、F3函数计算器输入端相连，第四暂存器f4输出端分别与第二加法器f7一输入端、F3函数计算器输入端相连，右移m位的移位器f5输出端与第二加法器f7另一输入端相连，第二加法器f7输出端与第四暂存器f4输入端相连，第一加法器f6输出端、F3函数计算器输出端分别与第三加法器f8输入端相连，第三加法器f8输出端是与数据存储器输入端相连的输出端，计数器控制器f9控制输出分别与四个暂存器f1、f2、f3、f4的控制输入、三个加法器f6、f7、f8的控制输入、F3函数计算器的控制输入相连，

F3函数计算器由

三个暂存器、一个二倍乘法器、一个三倍乘法器、三个普通乘法器、三个可变右移位器、两个加法器、一个减法器构成，

α₀数据输入端、α₂数据输入端、α₃数据输入端、RCU3计算单元的第四暂存器f4的输出端（数据t₀）、RCU3计算单元的第三暂存器f3的输出端（数据m）分别与第一暂存器g6的输入端、二倍乘法器g2输入端、三倍乘法器g3输入端、第二暂存器g1的输入端、第三暂存器g7输入端相连，二倍乘法器g2输出端、第二暂存器g1的输出端分别与第一普通乘法器g4的两输入端相连，三倍乘法器g3输出端、第二暂存器g1的输出端分别与第二普通乘法器g5的两输入端相连，第一普通乘法器g4输出端、第三暂存器g7输出端分别与第一可变右移位器g8 的两输入端相连，第二普通乘法器g5输出端、第三暂存器g7输出端分别与第二可变右移位器g9的两输入端相连，第二普通乘法器g5输出端、第二暂存器g1输出端分别与第三普通乘法器g11的两输入端相连，第一可变右移位器g8输出端、第二可变右移位器g9输出端分别与第一加法器g10的两输入端相连，第三普通乘法器g11的输出端、第三暂存器g7输出端分别与第三可变右移位器g12输入端相连，第一加法器g10输出端、第三可变右移位器g12输出端分别与第三加法器g14两输入端相连，第三加法器g14输出端、第一暂存器g6输出端分别与第二加法器g13两输入端相连，第二加法器g13输出端为F3函数计算器输出端。

将B3TC计算单元、CU _1/2 计算单元、相应CU3计算单元的变量计算单元组合成MA计算单元，MA计算单元的输出分别与各个RCU3计算的输入相连。

如图11、12、13、14、15所示，设置有B2TQ计算单元、CU ^1/2 计算单元以及在变量差为1/2ⁿ的相邻两个CU2计算单元间设置RCU2计算单元和相应CU2计算单元的变量计算单元，从而形成CU2B- RCU2计算单元，

B2TQ计算单元由

三个二路分转器、三个减法器、一个二倍乘法器、A₀数据输出端、A₁数据输出端、A₂数据输出端构成，

T32计算装置的B₂数据输出端与第二减法器和h4一输入端相连，T32计算装置的B₀数据输出端与二路分转器h1相连，二路分转器h1分别与A₀数据输出端、第一减法器h3一输入端相连，T32计算装置的B₁数据输出端与二路分转器h2相连，二路分转器h2分别与第二减法器h4另一输入端、第一减法器h3另一输入端相连，第一减法器h3输出端与二路分转器h5相连，二路分转器h5分别与第三减法器h6的一输入端、二倍乘法器h7输入端相连，第二减法器h4输出端与第三减法器h6的另一输入端相连，二倍乘法器h7输出端、第三减法器h6输出端分别与A₁数据输出端、A₂数据输出端相连，

CU ^1/2 计算计算单元由

5个二路分转器、6个减法器、两个加法器、一个二倍乘法器、一个三倍乘法器、两个可变移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、m数据输入端、β′（1/2^m）数据输出构成， 

β ₀数据输入端与第一减法器i5一输入端相连，β ₁数据输入端与二路分转器i2相连，二路分转器i2分别与第一减法器i5另一输入端、第二减法器i4一输入端相连，β ₂数据输入端与二路分转器i1相连，二路分转器i1分别与第二减法器i4另一输入端、第三减法器i3一输入端相连，β ₃数据输入端与第三减法器i3另一输入端相连，第三减法器i3输出端与第四减法器i8一输入端相连，第二减法器i4输出端与二路分转器i6相连，二路分转器i6分别与第四减法器i8另一输入端、第五减法器i9一输入端相连，第一减法器i5输出端与二路分转器i7相连，二路分转器i7分别与第五减法器i9另一输入端、第二加法器i17一输入端相连，第五减法器i9输出端与二路分转器i10相连，二路分转器i10分别与二倍乘法器i12输入端、第六减法器i11一输入端相连，第四减法器i8输出端与第六减法器i11另一输入端相连， m数据输入端与二路分转器i13相连，二路分转器i13分别与第一可变移位器i14一输入端、第二可变移位器i15一输入端相连，第六减法器i11输出端、二倍乘法器i12输出端分别与第一可变移位器i14另一输入端、第二可变移位器i15另一输入端相连，第一可变移位器i14输出端、第二可变移位器i15输出端分别与第一加法器i16两输入端相连，第一加法器i16输出端与第二加法器i17另一输入端相连，第二加法器i17输出端与三倍乘法器i18输入端相连，三倍乘法器i18输出端与β′（1/2^m）数据输出相连，

    RCU2计算单元由

四个暂存器、一个右移m位的移位器、三个加法器、一个F2函数计算器、一个计数器控制器、β′（t₀）数据输入端、β′（1/2^m）数据输入端、m数据输入端、相应CU2计算单元的变量计算单元的t₀数据输入端构成，

β′（t₀）数据输入端、β′（1/2^m）数据输入端、m数据输入端、相应CU2计算单元的变量计算单元的t₀数据输入端分别与第一暂存器k1输入端、第二暂存器k2输入端、第三暂存器k3输入端、第四暂存器k4输入端相连，第一暂存器k1输出端、第二暂存器k2输出端分别与第一加法器k6两输入端相连，第三暂存器k3输出端分别与右移m位的移位器k5输入端、F2函数计算器输入端相连，第四暂存器k4输出端分别与第二加法器k7一输入端、F2函数计算器输入端相连，右移m位的移位器k5输出端与第二加法器k7另一输入端，第二加法器k7输出端与第四暂存器k4输入端相连，第一加法器k6输出端、F2函数计算器输出端分别与第三加法器k8输入端相连，第三加法器k8输出端为与数据存储器输入端相连的输出端，计数器控制器k9控制输出与四个暂存器k1、k2、k3、k4的控制输入、三个加法器k6、k7、k8的控制输入、F2函数计算器的控制输入相连，

F2函数计算器由

一个六倍乘法器、一个普通乘法器、2个暂存器、一个可变右移位器、一个减法器构成，

A₁数据输出端、A ₃数据输出端、RCU2计算单元的第四暂存器的输出端（数据t₀）、RCU2计算单元的第三暂存器的输出端（数据m）分别与第一暂存器j3的输入端、六倍乘法器j1输入端、普通乘法器j2一输入端、第二暂存器j4的输入端相连，六倍乘法器j1输出端与普通乘法器j2另一输入端相连，普通乘法器j2输出端与可变右移位器j5一输入端相连，第二暂存器j4的输出端与可变右移位器j5另一输入端相连，第一暂存器j3的输出端、可变右移位器j5的输出端分别与减法器j6的两输入端相连，减法器j6的输出端为F2函数计算器输出端。

 将B2TQ计算单元、CU ^1/2 计算计算单元、相应CU2计算单元的变量计算单元组合成MA ′计算单元，MA ′计算单元的输出分别与各个RCU2计算单元的输入相连。

如图16所示，

CCU3的计算单元由

三个CU3B或者三个CU3B-RCU3、两个乘法器、一个加法器、一个减法器、存储器、BZ₀（t）数据输入端、BZ₁（t）数据输入端、[BZ（t）]^（j）数据输入端、X_i ^j数据输入端、X_i+1 ^j数据输入端构成，

BZ₀（t）数据输入端、BZ₁（t）数据输入端、[BZ（t）]^（j）数据输入端分别与第一CU3B或者第一CU3B-RCU3的输入端、第二CU3B或者第二CU3B-RCU3的输入端、第三 CU3B或者第三CU3B-RCU3的输入端相连，第一CU3B或者第一CU3B-RCU3输出端、第二 CU3B或者第二CU3B-RCU3输出端、第三 CU3B或者第三CU3B-RCU3输出端分别与第一乘法器l1一输入端、第二乘法器l2一输入端、减法器l4一输入端相连，X_i ^j数据输入端、X_i+1 ^j数据输入端分别与第一乘法器l1另一输入端、第二乘法器l2另一输入端相连，第一乘法器l1输出端、第二乘法器l2输出端分别与加法器l3两输入端相连，加法器l3输出端与减法器l4另一输入端相连，减法器l4输出端为与存储器相连的输出端。

  如图17所示，

CCU2的计算单元由三个CU2B或者三个CU2B-RCU2、两个乘法器、一个加法器、一个减法器、存储器、BZ₀ ^/（t）数据输入端、BZ₁ ^/（t）数据输入端、 [BZ^/（t）]^（j）数据输入端、X_i ^j数据入端、X_i+1 ^j数据入端构成，

BZ₀ ^/（t）数据输入端、BZ₁ ^/（t）数据输入端、 [BZ^/（t）]^（j）数据输入端分别与第一CU2B或者第一CU2B-RCU2的输入端、第二 CU2B或者第二CU2B-RCU2的输入端、第三 CU2B或者第三CU2B-RCU2的输入端相连，第一CU2B或者第一CU2B-RCU2输出端、第二 CU2B或者第二CU2B-RCU2输出端、第三 CU2B或者第三CU2B-RCU2输出端分别与第一乘法器q1一输入端、第二乘法器12一输入端、减法器q4一输入端相连，X_i ^j数据入端、X_i+1 ^j数据入端分别与第一乘法器q1另一输入端、第二乘法器q2另一输入端相连，第一乘法器q1输出端、第二乘法器q2输出端分别与加法器q3两输入端相连，加法器q3输出端与减法器q4另一输入端相连，减法器q4输出端与存储器相连。

Claims (9)

1.一种CNC插补的并行流水计算装置，其特征在于包括由数个计算单元CU3构成的并行流水计算构件CU3B、数据存储器，

计算单元CU3由六个加法器、两个右移1位的移位器、两个右移2位的移位器、一个右移3位的移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、β ₀ ^l数据输出端、β ₁ ^l数据输出端、β ₂ ^l数据输出端、β ₃ ^l数据输出端、β ₀ ^r数据输出端、β ₁ ^r数据输出端、β ₂ ^r数据输出端、β ₃ ^r数据输出端、β（0.5）数据输出端构成，

β ₀数据输入端分别与β ₀ ^l数据输出端、第一加法器一个输入端相连，β ₁数据输入端分别与第一加法器另一个输入端、第二加法器一个输入端相连，β ₂数据输入端分别与第二加法器另一个输入端、第三加法器一个输入端相连，β ₃数据输入端分别与第三加法器另一个输入端、β ₀ ^r数据输出端相连，第一加法器输出端分别与第一右移1位的移位器输入端、第四加法器的一个输入端相连，第二加法器输出端分别与第四加法器的另一个输入端、第五加法器的一个输入端相连，第三加法器输出端分别与第二右移1位的移位器输入端、第五加法器的另一个输入端相连，第四加法器输出端分别与第一右移2位的移位器的输入端、第六加法器的一个输入端相连，第五加法器输出端分别与第二右移2位的移位器的输入端、第六加法器的另一个输入端相连，第六加法器的输出端与右移3位的移位器的输入端相连，第一右移1位的移位器、第二右移1位的移位器的输出端分别与β ₁ ^l数据输出端、β ₁ ^r数据输出端相连，第一右移2位的移位器、第二右移2位的移位器分别与β ₂ ^l数据输出端、β ₂ ^r数据输出端相连，右移3位的移位器的输出端分别与β ₃ ^l数据输出端、β（0.5）数据输出端、β ₃ ^r数据输出端相连，

上一个计算单元CU3的四个数据输出端β ₀ ^l数据输出端、β ₁ ^l数据输出端、β ₂ ^l数据输出端、β ₃ ^l数据输出端和四个数据输出端β ₀ ^r数据输出端、β ₁ ^r数据输出端、β ₂ ^r数据输出端、β ₃ ^r数据输出端分别与下面两个计算单元CU3的四个β ₀、β ₁、β ₂、β ₃数据输入端相连，从而由2ⁿ-1个计算单元CU3构成并行流水计算构件CU3B，每个计算单元CU3的

β（0.5）数据输出端与数据存储器相连，n=（1、2、3、4……）。

2.根据权利要求1所述的CNC插补的并行流水计算装置，其特征在于n≥9。

3.根据权利要求1或2所述的CNC插补的并行流水计算装置，其特征在于包括计算经过每个点的刀具的速度的插补并行流水计算装置，该计算经过每个点的刀具的速度的插补并行流水计算装置包括T32计算装置、由数个计算单元CU2构成的并行流水计算构件CU2B、数据存储器，

T32计算装置由三个减法器、三个3倍乘法器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、B₀数据输出端、B₁数据输出端、B₂数据输出端构成， 

T32计算装置的β ₀数据输入端、T32计算装置的β ₃数据输入端分别与T32计算装置的第一减法器其中一输入端、T32计算装置的第三减法器其中一输入端相连，T32计算装置的β ₁数据输入端分别与T32计算装置的第一减法器另一输入端、T32计算装置的第二减法器的一输入端相连，T32计算装置的β ₂数据输入端分别与T32计算装置的第二减法器的另一输入端、T32计算装置的第三减法器的另一输入端相连，T32计算装置的第一减法器的输出端、T32计算装置的第二减法器的输出端、T32计算装置的第三减法器的输出端分别与T32计算装置的三个3倍乘法器的输入端相连，T32计算装置的三个3倍乘法器的输出端分别与T32计算装置的B₀数据输出端、T32计算装置的B₁数据输出端、T32计算装置的B₂数据输出端相连，

计算单元CU2由三个加法器、两个右移1位的移位器、一个右移2位的移位器、B₀ ^l数据输出端、B₁ ^l数据输出端、B₂ ^l数据输出端、B₀ ^r数据输出端、B₁ ^r数据输出端、B₂ ^r数据输出端、B（0.5）数据输出端、B₀数据输入端、B₁数据输入端、B₂数据输入端构成，

T32计算装置的B₀数据输出端、B₁数据输出端、B₂数据输出端分别与第一个计算单元CU2的B₀数据输入端、B₁数据输入端、B₂数据输入端相连，T32计算装置的B₀数据输出端分别与B₀ ^l数据输出端、计算单元CU2的第一加法器一输入端相连，T32计算装置的B₁数据输出端分别与计算单元CU2的第一加法器另一输入端、计算单元CU2的第二加法器一输入端相连，T32计算装置的B₂数据输出端分别与计算单元CU2的第二加法器另一输入端、计算单元CU2的B₀ ^r数据输出端相连，计算单元CU2的第一加法器输出端分别与计算单元CU2的第一右移1位的移位器输入端、计算单元CU2的第三加法器一输入端相连，计算单元CU2的第二加法器输出端分别与计算单元CU2的第二右移1位的移位器输入端、计算单元CU2的第三加法器另一输入端相连，计算单元CU2的第一右移1位的移位器输出端与计算单元CU2的B₁ ^l数据输出端相连，计算单元CU2的第二右移1位的移位器输出端与计算单元CU2的B₁ ^r数据输出端相连，计算单元CU2的第三加法器的输出端与计算单元CU2的右移2位的移位器相连，计算单元CU2的右移2位的移位器的输出端与计算单元CU2的B₂ ^r数据输出端、计算单元CU2的B₂ ^l数据输出端、计算单元CU2的B（0.5）数据输出端相连，

上一个计算单元CU2的三个数据输出端B₀ ^l、B₁ ^l、B₂ ^l和三个数据输出端B₀ ^r、B₁ ^r、B₂ ^r与下面两个计算单元CU2的B₀、B₁、B₂数据输入端相连，从而由2ⁿ-1个计算单元CU2构成并行流水计算构件CU2B，每个计算单元CU2的B（0.5）数据输出端与数据存储器相连，n=（1、2、3、4……）。

4.根据权利要求1或2所述的CNC插补的并行流水计算装置，其特征在于设置有B3TC计算单元、CU _1/2 计算单元以及在变量差为1/2ⁿ的相邻两个CU3计算单元间设置RCU3计算单元和相应CU3计算单元的变量计算单元，从而形成CU3B- RCU3计算单元，

B3TC计算单元由六个减法器、两个三倍乘法器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、α₀输出端、α₁输出端、α₂输出端相连、α₃输出端构成，

B3TC计算单元的β ₀数据输入端分别与α₀输出端、B3TC计算单元的第一减法器一输入端相连，B3TC计算单元的β ₁数据输入端分别与B3TC计算单元的第一减法器另一输入端、B3TC计算单元的第二减法器一输入端相连，B3TC计算单元的β ₂数据输入端分别与B3TC计算单元的第二减法器另一输入端、B3TC计算单元的第三减法器一输入端相连，B3TC计算单元的β ₃数据输入端与B3TC计算单元的第三减法器另一输入端相连，B3TC计算单元的第一减法器输出端分别与B3TC计算单元的第四减法器一输入端、B3TC计算单元的第一三倍乘法器输入端相连，B3TC计算单元的第二减法器输出端分别与B3TC计算单元的第四减法器另一输入端、B3TC计算单元的第五减法器一输入端相连，B3TC计算单元的第三减法器输出端与B3TC计算单元的第五减法器另一输入端相连， B3TC计算单元的第四减法器输出端分别与B3TC计算单元的第二三倍乘法器输入端、B3TC计算单元的第六减法器一输入端相连，B3TC计算单元的第五减法器输出端与B3TC计算单元的第六减法器另一输入端相连，B3TC计算单元的第一三倍乘法器输出端与α₁输出端相连，B3TC计算单元的第二三倍乘法器输出端与α₂输出端相连，B3TC计算单元的第六减法器与α₃输出端相连，

CU _1/2 计算单元由六个减法器、三个加法器、两个三倍乘法器、一个右移3m可变移位器、一个右移2m可变移位器、一个右移m可变移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、m数据输入端、β（1/2^m）数据输出端构成， 

CU _1/2 计算单元的β ₀数据输入端分别与CU _1/2 计算单元的第一加法器一输入端、CU _1/2 计算单元的第一减法器一输入端相连，CU _1/2 计算单元的β ₁数据输入端分别与CU _1/2 计算单元的第一减法器另一输入端、CU _1/2 计算单元的第二减法器一输入端相连，CU _1/2 计算单元的β ₂数据输入端分别与CU _1/2 计算单元的第二减法器另一输入端、CU _1/2 计算单元的第三减法器一输入端相连，CU _1/2 计算单元的β ₃数据输入端与CU _1/2 计算单元的第三减法器另一输入端相连，CU _1/2 计算单元的第一减法器输出端分别与CU _1/2 计算单元的第一三倍乘法器输入端、CU _1/2 计算单元的第四减法器一输入端相连，CU _1/2 计算单元的第二减法器输出端分别与CU _1/2 计算单元的第四减法器另一输入端、CU _1/2 计算单元的第五减法器一输入端相连，CU _1/2 计算单元的第三减法器输出端与CU _1/2 计算单元的第五减法器另一输入端相连，CU _1/2 计算单元的第四减法器输出端分别与CU _1/2 计算单元的第二三倍乘法器输入端、CU _1/2 计算单元的第六减法器一输入端相连，CU _1/2 计算单元的第五减法器输出端与CU _1/2 计算单元的第六减法器另一输入端相连，m数据输入端分别与CU _1/2 计算单元的右移m可变移位器一输入端、CU _1/2 计算单元的右移2m可变移位器一输入端、CU _1/2 计算单元的右移3m可变移位器一输入端相连，CU _1/2 计算单元的第一三倍乘法器输出端与CU _1/2 计算单元的右移m可变移位器另一输入端相连，CU _1/2 计算单元的第二三倍乘法器输出端与CU _1/2 计算单元的右移2m可变移位器另一输入端相连，CU _1/2 计算单元的第六减法器输出端与CU _1/2 计算单元的右移3m可变移位器另一输入端相连，CU _1/2 计算单元的右移m可变移位器输出端与CU _1/2 计算单元的第一加法器另一输入端相连，CU _1/2 计算单元的右移2m可变移位器输出端、CU _1/2 计算单元的右移3m可变移位器输出端分别与CU _1/2 计算单元的第二加法器两输入端相连，CU _1/2 计算单元的第二加法器输出端、CU _1/2 计算单元的第一加法器输出端分别与CU _1/2 计算单元的第三加法器两输入端相连，CU _1/2 计算单元的第三加法器输出端与β（1/2^m）数据输出端相连，

RCU3计算单元由四个暂存器、一个右移m位的移位器、三个加法器、一个带有α₀数据输入端、α₂数据输入端、α₃数据输入端的F3函数计算器、一个计数器控制器、β（t₀）数据输入端、β（1/2^m）数据输入端、m数据输入端、相应CU3计算单元的变量计算单元的t₀数据输入端构成，

与变量差为1/2ⁿ的相邻两个CU3计算单元中的起始CU3计算单元相连的RCU3计算单元的β（t₀）数据输入端、RCU3计算单元的β（1/2^m）数据输入端、RCU3计算单元的m数据输入端、RCU3计算单元的相应CU3计算单元的变量计算单元的t₀数据输入端分别与RCU3计算单元的第一暂存器输入端、RCU3计算单元的第二暂存器输入端、RCU3计算单元的第三暂存器输入端、RCU3计算单元的第四暂存器输入端相连，RCU3计算单元的第一暂存器输出端、RCU3计算单元的第二暂存器输出端分别与RCU3计算单元的第一加法器两输入端相连，RCU3计算单元的第三暂存器输出端分别与RCU3计算单元的右移m位的移位器输入端、F3函数计算器输入端相连，RCU3计算单元的第四暂存器输出端分别与RCU3计算单元的第二加法器一输入端、F3函数计算器输入端相连，RCU3计算单元的右移m位的移位器输出端与RCU3计算单元的第二加法器另一输入端相连，RCU3计算单元的第二加法器输出端与RCU3计算单元的第四暂存器输入端相连，RCU3计算单元的第一加法器输出端、F3函数计算器输出端分别与RCU3计算单元的第三加法器输入端相连，RCU3计算单元的第三加法器输出端是与数据存储器输入端相连的输出端，RCU3计算单元的计数器控制器控制输出分别与RCU3计算单元的四个暂存器的控制输入、RCU3计算单元的三个加法器的控制输入、F3函数计算器的控制输入相连，

RCU3计算单元的输出与数据存储器相连，

F3函数计算器由三个暂存器、一个二倍乘法器、一个三倍乘法器、三个普通乘法器、三个可变右移位器、两个加法器、一个减法器构成，

RCU3计算单元的α₀数据输入端、RCU3计算单元的α₂数据输入端、RCU3计算单元的α₃数据输入端、RCU3计算单元的第四暂存器的输出端、RCU3计算单元的第三暂存器的输出端分别与F3函数计算器的第一暂存器的输入端、F3函数计算器的二倍乘法器输入端、F3函数计算器的三倍乘法器输入端、F3函数计算器的第二暂存器的输入端、F3函数计算器的第三暂存器输入端相连，F3函数计算器的二倍乘法器输出端、F3函数计算器的第二暂存器的输出端分别与F3函数计算器的第一普通乘法器的两输入端相连，F3函数计算器的三倍乘法器输出端、F3函数计算器的第二暂存器的输出端分别与F3函数计算器的第二普通乘法器的两输入端相连，F3函数计算器的第一普通乘法器输出端、F3函数计算器的第三暂存器输出端分别与F3函数计算器的第一可变右移位器的两输入端相连，F3函数计算器的第二普通乘法器输出端、F3函数计算器的第三暂存器输出端分别与F3函数计算器的第二可变右移位器的两输入端相连，F3函数计算器的第二普通乘法器输出端、F3函数计算器的第二暂存器输出端分别与F3函数计算器的第三普通乘法器的两输入端相连，F3函数计算器的第一可变右移位器输出端、F3函数计算器的第二可变右移位器输出端分别与F3函数计算器的第一加法器的两输入端相连，F3函数计算器的第三普通乘法器的输出端、F3函数计算器的第三暂存器输出端分别与F3函数计算器的第三可变右移位器输入端相连，F3函数计算器的第一加法器输出端、F3函数计算器的第三可变右移位器输出端分别与F3函数计算器的第三加法器两输入端相连，F3函数计算器的第三加法器输出端、F3函数计算器的第一暂存器输出端分别与F3函数计算器的第二加法器两输入端相连，F3函数计算器的第二加法器输出端为F3函数计算器输出端。

5.根据权利要求4所述的CNC插补的并行流水计算装置，其特征在于将B3TC计算单元、CU _1/2 计算单元、相应CU3计算单元的变量计算单元组合成MA计算单元，MA计算单元的β（1/2^m）数据输出端、m数据输出端、相应CU3计算单元的变量计算单元的t₀数据输出端、α₀数据输出端、α₂数据输出端、α₃数据输出端分别与RCU3计算单元的第二暂存器输入端、RCU3计算单元的第三暂存器输入端、RCU3计算单元的第四暂存器输入端、RCU3计算单元的α₀数据输入端、RCU3计算单元的α₂数据输入端、RCU3计算单元的α₃数据输入端相连。

6.根据权利要求3所述的CNC插补的并行流水计算装置，其特征在于设置有B2TQ计算单元、CU ^1/2 计算单元以及在变量差为1/2ⁿ的相邻两个CU2计算单元间设置RCU2计算单元和相应CU2计算单元的变量计算单元，从而形成CU2B- RCU2计算单元，

B2TQ计算单元由三个减法器、一个二倍乘法器、A₀数据输出端、A₁数据输出端、A₂数据输出端构成，

T32计算装置的B₂数据输出端与B2TQ计算单元的第二减法器一输入端相连，T32计算装置的B₀数据输出端分别与B2TQ计算单元的A₀数据输出端、B2TQ计算单元的第一减法器一输入端相连，T32计算装置的B₁数据输出端分别与B2TQ计算单元的第二减法器另一输入端、B2TQ计算单元的第一减法器另一输入端相连，B2TQ计算单元的第一减法器输出端分别与B2TQ计算单元的第三减法器的一输入端、B2TQ计算单元的二倍乘法器输入端相连，B2TQ计算单元的第二减法器输出端与B2TQ计算单元的第三减法器的另一输入端相连，B2TQ计算单元的二倍乘法器输出端、B2TQ计算单元的第三减法器输出端分别与B2TQ计算单元的A₁数据输出端、B2TQ计算单元的A₂数据输出端相连，

CU ^1/2 计算单元由六个减法器、两个加法器、一个二倍乘法器、一个三倍乘法器、两个可变移位器、β ₀数据输入端、β ₁数据输入端、β ₂数据输入端、β ₃数据输入端、m数据输入端、β′（1/2^m）数据输出构成， 

CU ^1/2 计算单元的β ₀数据输入端与CU ^1/2 计算单元的第一减法器一输入端相连，CU ^1/2 计算单元的β ₁数据输入端分别与CU ^1/2 计算单元的第一减法器另一输入端、CU ^1/2 计算单元的第二减法器一输入端相连，CU ^1/2 计算单元的β ₂数据输入端分别与CU ^1/2 计算单元的第二减法器另一输入端、CU ^1/2 计算单元的第三减法器一输入端相连，CU ^1/2 计算单元的β ₃数据输入端与CU ^1/2 计算单元的第三减法器另一输入端相连，CU ^1/2 计算单元的第三减法器输出端与CU ^1/2 计算单元的第四减法器一输入端相连，CU ^1/2 计算单元的第二减法器输出端分别与CU ^1/2 计算单元的第四减法器另一输入端、CU ^1/2 计算单元的第五减法器一输入端相连，CU ^1/2 计算单元的第一减法器输出端分别与CU ^1/2 计算单元的第五减法器另一输入端、CU ^1/2 计算单元的第二加法器一输入端相连，CU ^1/2 计算单元的第五减法器输出端分别与CU ^1/2 计算单元的二倍乘法器输入端、CU ^1/2 计算单元的第六减法器一输入端相连，CU ^1/2 计算单元的第四减法器输出端与CU ^1/2 计算单元的第六减法器另一输入端相连， CU ^1/2 计算单元的m数据输入端分别与CU ^1/2 计算单元的第一可变移位器一输入端、CU ^1/2 计算单元的第二可变移位器一输入端相连，CU ^1/2 计算单元的第六减法器输出端、CU ^1/2 计算单元的二倍乘法器输出端分别与CU ^1/2 计算单元的第一可变移位器另一输入端、CU ^1/2 计算单元的第二可变移位器另一输入端相连，CU ^1/2 计算单元的第一可变移位器输出端、CU ^1/2 计算单元的第二可变移位器输出端分别与CU ^1/2 计算单元的第一加法器两输入端相连，CU ^1/2 计算单元的第一加法器输出端与CU ^1/2 计算单元的第二加法器另一输入端相连，CU ^1/2 计算单元的第二加法器输出端与CU ^1/2 计算单元的三倍乘法器输入端相连，CU ^1/2 计算单元的三倍乘法器输出端与CU ^1/2 计算单元的β′（1/2^m）数据输出相连，

    RCU2计算单元由四个暂存器、一个右移m位的移位器、三个加法器、一个F2函数计算器、一个计数器控制器、β′（t₀）数据输入端、β′（1/2^m）数据输入端、m数据输入端、相应CU2计算单元的变量计算单元的t₀数据输入端构成，

与变量差为1/2ⁿ的相邻两个CU2计算单元中的起始CU2计算单元相连的RCU2计算单元的β′（t₀）数据输入端、RCU2计算单元的β′（1/2^m）数据输入端、RCU2计算单元的m数据输入端、RCU2计算单元的相应CU2计算单元的变量计算单元的t₀数据输入端分别与RCU2计算单元的第一暂存器输入端、RCU2计算单元的第二暂存器输入端、RCU2计算单元的第三暂存器输入端、RCU2计算单元的第四暂存器输入端相连，RCU2计算单元的第一暂存器输出端、RCU2计算单元的第二暂存器输出端分别与RCU2计算单元的第一加法器两输入端相连，RCU2计算单元的第三暂存器输出端分别与RCU2计算单元的右移m位的移位器输入端、RCU2计算单元的F2函数计算器输入端相连，RCU2计算单元的第四暂存器输出端分别与RCU2计算单元的第二加法器一输入端、RCU2计算单元的F2函数计算器输入端相连，RCU2计算单元的右移m位的移位器输出端与RCU2计算单元的第二加法器另一输入端，RCU2计算单元的第二加法器输出端与RCU2计算单元的第四暂存器输入端相连，RCU2计算单元的第一加法器输出端、RCU2计算单元的F2函数计算器输出端分别与RCU2计算单元的第三加法器输入端相连，RCU2计算单元的第三加法器输出端为与数据存储器输入端相连的输出端，RCU2计算单元的计数器控制器控制输出与RCU2计算单元的四个暂存器的控制输入、RCU2计算单元的三个加法器的控制输入、RCU2计算单元的F2函数计算器的控制输入相连，

RCU2计算单元的输出端与数据存储器相连，

F2函数计算器由一个六倍乘法器、一个普通乘法器、两个暂存器、一个可变右移位器、一个减法器构成，

B2TQ计算单元的A₁数据输出端、B2TQ计算单元的A ₃数据输出端、RCU2计算单元的第四暂存器的输出端、RCU2计算单元的第三暂存器的输出端分别与F2函数计算器的第一暂存器的输入端、F2函数计算器的六倍乘法器输入端、F2函数计算器的普通乘法器一输入端、F2函数计算器的第二暂存器的输入端相连，F2函数计算器的六倍乘法器输出端与F2函数计算器的普通乘法器另一输入端相连，F2函数计算器的普通乘法器输出端与F2函数计算器的可变右移位器一输入端相连，F2函数计算器的第二暂存器的输出端与F2函数计算器的可变右移位器另一输入端相连，F2函数计算器的第一暂存器的输出端、F2函数计算器的可变右移位器的输出端分别与F2函数计算器的减法器的两输入端相连，F2函数计算器的减法器的输出端为F2函数计算器输出端。

7.根据权利要求6所述的CNC插补的并行流水计算装置，其特征在于将B2TQ计算单元、CU ^1/2 计算单元、相应CU2计算单元的变量计算单元组合成MA ′计算单元，MA ′计算单元的β′（1/2^m）数据输出端、m数据输出端、相应CU2计算单元的变量计算单元的t₀数据输出端、A₁数据输出端、A ₃数据输出端分别与RCU2计算单元的β′（1/2^m）数据输入端、m数据输入端、相应CU2计算单元的变量计算单元的t₀数据输入端相连。

8.根据权利要求5或6或7所述的CNC插补的并行流水计算装置，其特征在于设置有CCU3的计算单元，CCU3的计算单元由三个CU3B或者三个CU3B-RCU3、两个乘法器、一个加法器、一个减法器、存储器、BZ₀（t）数据输入端、BZ₁（t）数据输入端、

[BZ（t）]^（j）数据输入端、X_i ^j数据输入端、X_i+1 ^j数据输入端构成，

CCU3的计算单元的BZ₀（t）数据输入端、CCU3的计算单元的BZ₁（t）数据输入端、CCU3的计算单元的[BZ（t）]^（j）数据输入端分别与CCU3的计算单元的第一CU3B或者CCU3的计算单元的第一CU3B-RCU3的输入端、CCU3的计算单元的第二CU3B或者CCU3的计算单元的第二CU3B-RCU3的输入端、CCU3的计算单元的第三 CU3B或者CCU3的计算单元的第三CU3B-RCU3的输入端相连，CCU3的计算单元的第一CU3B或者CCU3的计算单元的第一CU3B-RCU3输出端、CCU3的计算单元的第二 CU3B或者CCU3的计算单元的第二CU3B-RCU3输出端、CCU3的计算单元的第三 CU3B或者CCU3的计算单元的第三CU3B-RCU3输出端分别与CCU3的计算单元的第一乘法器一输入端、CCU3的计算单元的第二乘法器一输入端、CCU3的计算单元的减法器一输入端相连，CCU3的计算单元的X_i ^j数据输入端、CCU3的计算单元的X_i+1 ^j数据输入端分别与CCU3的计算单元的第一乘法器另一输入端、CCU3的计算单元的第二乘法器另一输入端相连，CCU3的计算单元的第一乘法器输出端、CCU3的计算单元的第二乘法器输出端分别与CCU3的计算单元的加法器两输入端相连，CCU3的计算单元的加法器输出端与CCU3的计算单元的减法器另一输入端相连，CCU3的计算单元的减法器输出端为与CCU3的计算单元的存储器相连的输出端。

9.根据权利要求4所述的CNC插补的并行流水计算装置，其特征在于设置有CCU3的计算单元，CCU3的计算单元由三个CU3B或者三个CU3B-RCU3、两个乘法器、一个加法器、一个减法器、存储器、BZ₀（t）数据输入端、BZ₁（t）数据输入端、[BZ（t）]^（j）数据输入端、X_i ^j数据输入端、X_i+1 ^j数据输入端构成，

CCU3的计算单元的BZ₀（t）数据输入端、CCU3的计算单元的BZ₁（t）数据输入端、CCU3的计算单元的[BZ（t）]^（j）数据输入端分别与CCU3的计算单元的第一CU3B或者CCU3的计算单元的第一CU3B-RCU3的输入端、CCU3的计算单元的第二CU3B或者CCU3的计算单元的第二CU3B-RCU3的输入端、CCU3的计算单元的第三 CU3B或者CCU3的计算单元的第三CU3B-RCU3的输入端相连，CCU3的计算单元的第一CU3B或者CCU3的计算单元的第一CU3B-RCU3输出端、CCU3的计算单元的第二 CU3B或者CCU3的计算单元的第二CU3B-RCU3输出端、CCU3的计算单元的第三 CU3B或者CCU3的计算单元的第三CU3B-RCU3输出端分别与CCU3的计算单元的第一乘法器一输入端、CCU3的计算单元的第二乘法器一输入端、CCU3的计算单元的减法器一输入端相连，CCU3的计算单元的X_i ^j数据输入端、CCU3的计算单元的X_i+1 ^j数据输入端分别与CCU3的计算单元的第一乘法器另一输入端、CCU3的计算单元的第二乘法器另一输入端相连，CCU3的计算单元的第一乘法器输出端、CCU3的计算单元的第二乘法器输出端分别与CCU3的计算单元的加法器两输入端相连，CCU3的计算单元的加法器输出端与CCU3的计算单元的减法器另一输入端相连，CCU3的计算单元的减法器输出端为与CCU3的计算单元的存储器相连的输出端。

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