CN102023437A

CN102023437A - 一种像素阵列

Info

Publication number: CN102023437A
Application number: CN2009101901998A
Authority: CN
Inventors: 何宣仪; 洪孟锋; 何建国
Original assignee: CPT Display Technology Shenzheng Ltd; Chunghwa Picture Tubes Ltd
Current assignee: CPT Display Technology Shenzheng Ltd; Chunghwa Picture Tubes Ltd
Priority date: 2009-09-14
Filing date: 2009-09-14
Publication date: 2011-04-20

Abstract

本发明适用于显示技术领域，提供了一种像素阵列，包括多条扫描线、多条数据线以及与多条扫描线和多条数据线耦接的多个像素结构，其中第i列的每一像素结构包括：第一像素单元，第一像素单元包括第一开关组件，第一开关组件的控制端耦接第i条扫描线，第一开关组件的第一端耦接一条数据线；第二像素单元，第二像素单元包括：第二开关组件和耦合电容，第二开关组件的控制端耦接第(i-1)条扫描线，第二开关组件的第一端耦接第一开关组件的第二端；耦合电容耦接于第一开关组件的第二端以及第二开关组件的第二端之间。透过的开关组件以及耦合电容的布局，耦合电容中的电荷可被清除，使传统像素阵列中电荷累积及其衍生的显示异常问题获得解决。

Description

一种像素阵列

技术领域

本发明属于显示技术技术领域，尤其涉及一种像素阵列。

背景技术

以目前的显示技术而言，具有空间利用效率佳、低消耗功率、无辐射等优越特性的液晶显示面板已逐渐成为市场主流。为了提高液晶显示面板的视角范围，一种像素阵列被提出。

图1示出了一种现有技术提供的像素阵列的等效电路。请参照图1，像素阵列100包括多条扫描线GLi、GLi+1、...、多条数据线DLi、DLi+1、...以及多个像素结构PIX1、PIX2、PIX3、PIX4、...，其中像素结构PIX1、PIX2、PIX3、PIX4、...分别包括第一像素单元PM以及第二像素单元PS。每一第一像素单元PM包括一薄膜晶体管T以及一液晶电容CLC1’，而每一第二像素单元PS包括另一液晶电容CLC2’以及一耦合电容CC’。

详细而言，透过每一薄膜晶体管T的闸极端以及第一源/汲极端，像素结构PIX1耦接至扫描线GLi以及数据线DLi，像素结构PIX2则耦接至扫描线GLi以及数据线DLi+1，而像素结构PIX3耦接至扫描线GLi+1以及数据线DLi，且像素结构PIX4耦接至扫描线GLi+1以及数据线DLi+1。以像素结构PIX1为例，其第一像素单元PM中的液晶电容CLC1’耦接于薄膜晶体管T的第二源/汲极端以及一共享电压Vcom之间，其第二像素单元PS中的液晶电容CLC2’耦接于耦合电容CC’以及共享电压Vcom之间。实际应用时，通常会在薄膜晶体管T的第二源/汲极端以及共享电压Vcom之间设置一储存电容Cst以维持液晶电容CLC1’的电位。

由图1所示的等效电路图可知，电压V1以及电压V2两者的关系如下式：

V_{2} = V_{1} \frac{{C_{C}}^{'}}{{C_{LC 2}}^{'} + {C_{C}}^{'}}

其中，第一像素单元PM以及第二像素单元PS两者进行显示时的电位差由上式中的V1以及V2两电压的差值表示。透过第一、第二像素单元PM、PS显示时分别具有不同的电压值，分别位于第一、第二像素单元PM、PS中的液晶分子会具有不同的倾斜角度，因而提高液晶显示面板的视角范围。

然而，由于耦合电容CC’采取浮接的方式设置于第二像素单元PS中，这样的设计会使电荷残留于耦合电容CC’中，而使显示画面发生残影的现象，进而降低显示质量。

发明内容

本发明实施例的目的在于提供一种像素阵列，旨在解决现有技术提供的像素阵列中，其等效电路中的耦合电容CC’采取浮接的方式设置于第二像素单元PS中，使得电荷残留于耦合电容CC’中，而使显示画面发生残影的现象，进而降低显示质量的问题。

一种像素阵列，所述像素阵列包括多条扫描线、多条数据线以及与所述多条扫描线和多条数据线耦接的多个像素结构，其中第i(i≥2)列的每一像素结构包括：

第一像素单元，所述第一像素单元包括第一开关组件，所述第一开关组件的控制端耦接第i条扫描线，所述第一开关组件的第一端耦接一条数据线；以及

第二像素单元，所述第二像素单元包括：一第二开关组件和一耦合电容，所述第二开关组件的控制端耦接第(i-1)条扫描线，所述第二开关组件的第一端耦接所述第一开关组件的第二端；所述耦合电容耦接于所述第一开关组件的第二端以及第二开关组件的第二端之间。

在本发明提供的像素阵列中，透过每一像素结构中的开关组件以及耦合电容之间的特殊布局，耦合电容中的电荷可被清除，进而使长久以来传统像素阵列中电荷累积的问题及其衍生的显示异常情形获得解决。

附图说明

图1是现有技术提供的一种像素阵列的等效电路图；

图2A是本发明第一实施例提供的像素阵列的等效电路图；

图2B是图2A的波形图；

图3是本发明第二实施例提供的像素阵列的等效电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

以下举例说明本发明实施例提供的像素阵列，但并不限定以下说明为本发明的所有实施方式。

第一实施例

图2A示出了本发明第一实施例提供的像素阵列的等效电路。请参照图2A，本实施例的像素阵列200包括多条扫描线GLi-1、GLi、GLi+1、...、多条数据线DLi、DLi+1、DLi+2、...以及多个像素结构P1、P2、P3、P4、...。

为了方便说明，图2A仅示出了三条扫描线GLi-1、GLi和GLi+1、三条数据线DLi、DLi+1和DLi+2以及四个像素结构P1、P2、P3和P4，但本发明并不以此等效电路的架构为限制，且本领域具有通常知识者理应推知其它扫描线、数据线以及像素结构之间的耦接关系。接下来，主要针对图2A所绘示的构件进行说明。

在本实施例中，像素结构P1耦接至扫描线GLi-1以及GLi，并耦接至数据线DLi。像素结构P2耦接至扫描线GLi-1以及GLi，并耦接至数据线DLi+1。像素结构P3耦接至扫描线GLi以及GLi+1，并耦接至数据线DLi。像素结构P4耦接至扫描线GLi以及GLi+1，并耦接至数据线DLi+1。

更详细地说，本实施例的像素结构P1、P2、P3以及P4分别包括一第一像素单元PM1以及一第二像素单元PS1，其中每一第一像素单元PM1包括一第一开关组件SW1，而每一第二像素单元PS1包括一第二开关组件SW2以及一耦合电容CC。以像素结构P1为例，第一开关组件SW1的控制端以及第一端分别耦接扫描线GLi以及数据线DLi，而第二开关组件SW2的控制端以及第一端分别耦接扫描线GLi的上一条扫描线(即扫描线GLi-1)以及第一开关组件SW1的第二端，且耦合电容CC耦接于第一开关组件SW1的第二端以及第二开关组件SW2的第二端之间。然而，其它像素结构P2、P3、P4、...中各个构件的配置关系可参考上述关于像素结构P1的叙述，在此不加以描述。

在本实施例中，像素阵列200可应用于液晶显示面板中，因而每一第一像素单元PM1更包括一液晶电容CLC1，其中液晶电容CLC1串联耦接于第一开关组件SW1的第二端以及一共享电压Vcom之间。实际应用时，在每一第一像素单元PM1中，还可进一步于第一开关组件SW1的第二端以及共享电压Vcom之的间串联耦接一储存电容Cst1以维持液晶电容CLC1的电位，进而提升液晶显示面板的整体显示质量。

另一方面，每一第二像素单元PS1更包括另一液晶电容CLC2，其中液晶电容CLC2串联耦接于第二开关组件SW2的第二端以及共享电压Vcom之间。同样地，在实际产品的应用上，在每一第二像素单元PS1中，也可进一步于第二开关组件SW2的第二端以及共享电压Vcom之间串联耦接另一储存电容Cst2，以维持液晶电容CLC1的电位。

在本实施例中，当扫描线GLi-1使能且其它扫描线GLi、GLi+1...禁能时，与像素结构P1、P2、...同一列(以下简称第一列)的像素结构中的第二开关组件SW2会被开启。此时在第一列中，第二开关组件SW2的开启动作不仅可使耦合电容CC进行放电因而耦合电容CC中的电荷得以被清除，还可使液晶电容CLC1进行充电的动作。

更具体地说，如图2B所示为图2A的波形图，其中横坐标以及纵坐标分别表示时间以及电压，而曲线C210以及曲线C220表示第一像素单元PM1以及第二像素单元PS1两者电压与时间的关系曲线。由图2B可知，在扫描线GLi-1使能期间TGLi-1_enable，第一列第一像素单元PM1的电压值随时间而递增，其表示第一列第一像素单元PM1在此期间TGLi-1_enable进行充电的动作；另一方面，第一列第二像素单元PS1的电压值随时间而递减，其表示第一列第二像素单元PS1在此期间TGLi-1_enable进行放电的动作。同理，可推得其它列中第一像素单元PM1以及第二像素单元PS1两者的电性关系。

请继续参照图2B，在本实施例中，扫描线GLi-1于时间t1时停止使能，此时，第一像素单元PM1以及第二像素单元PS1两者的电压仅相差0.02伏特(Volt，V)，其表示耦合电容CC中的电荷可大致被清除而使放电之后的第二像素单元PS1以及充电之后的第一像素单元PM1两者具有相去不远的电压值。

接下来，扫描线GLi-1停止使能，改由扫描线GLi使能且其它扫描线GLi-1、GLi+1...禁能。此时，在第一列像素结构P1、P2、...中，第一开关组件SW1被开启，因而第一像素单元PM1以及第二像素单元PS1两者可透过开启的第一开关组件SW1来接收数据线DLi上的数据电压。值得注意的是，由于第一列第一像素单元PM1在之前扫描线GLi-1使能期间便预先充电至一定程度的电压准位，因此，第一像素单元PM1于此时扫描线GLi使能期间内所欲达到的电压准位的耗时便可缩短，进而加速液晶显示面板的反应时间。

需要说明的是，本实施例的每一第一开关组件SW1以及每一第二开关组件SW2例如分别是薄膜晶体管。其中，两种开关组件的控制端例如是薄膜晶体管的闸极，而其第一端例如是第一源/汲极，且其第二端例如是第二源/汲极。在一较佳实施例中，当薄膜晶体管所构成的第二开关组件SW2的信道宽长比(W/L)大约为10/3.5～5.5/10时，显示面板可具有良好的显示质量。

第二实施例

本实施例欲阐述的精神与第一实施例相类似，而本实施例与第一实施例主要差异在于：本实施例的像素阵列的每一像素结构中再进一步设置又一开关组件(容后详述)。然而，本实施例与前述实施例若有相同或相似的标号则代表相同或相似的构件，在此不重复叙述。

图3示出了本发明第二实施例提供的像素阵列的等效电路。请参照图3，本实施例的像素阵列300包括多条扫描线GLi-1、GLi、GLi+1、...、多条数据线DLi、DLi+1、DLi+2、...以及多个像素结构P5、P6、P7、P8、...，其中扫描线GLi-1、GLi、GLi+1、...、数据线DLi、DLi+1、DLi+2、...以及像素结构P5、P6、P7、P8、...之间的耦接关系可参考第一实施例，在此不详细描述。此外，以下主要针对图3所示的构件进行说明。

在本实施例中，像素结构P5、P6、P7以及P8分别包括一第一像素单元PM2以及一第二像素单元PS2，其中每一第一像素单元PM2包括一第一开关组件SW1，而每一第二像素单元PS2包括一第二开关组件SW2、一第三开关组件SW3以及一耦合电容CC。将本实施例的像素阵列300应用于液晶显示面板中，则每一第一像素单元PM2以及每一第二像素单元PS2可分别包括一液晶电容CLC1以及一液晶电容CLC2，其中在实际产品的应用上可进一步于每一第一像素单元PM2以及每一第二像素单元PS2中分别设置一储存电容Cst1以及一储存电容Cst2。

在本实施例中，第一开关组件SW1、第二开关组件SW2以及耦合电容CC与其它构件之间的耦接关系可参考第一实施例，在此不重复赘述。然而，就本实施例的第二像素单元PS2而言，以像素结构P5为例，第三开关组件SW3的控制端以及第一端分别耦接扫描线GLi的上一条扫描线(即扫描线GLi-1)以及数据线DLi的下一条数据线(即数据线DLi+1)，且第三开关组件SW3的第二端耦接至第二开关组件SW2的第一端以及第一开关组件SW1的第二端。

在本实施例中，当扫描线GLi-1使能且其它扫描线GLi、GLi+1...禁能时，与像素结构P5、P6、...同一列(以下简称第一列)的像素结构中的第二开关组件SW2会被开启，且第二像素单元PS2可透过第二开关组件SW2来接收数据线DLi+1上的数据电压。此时，在第一列像素结构P5、P6、...中，第二开关组件SW2的开启动作可使两液晶电容CLC1、CLC2进行充电，并使耦合电容CC进行放电，以使耦合电容CC中的电荷得以被清除。

而后，扫描线GLi-1停止使能，改由扫描线GLi使能且其它扫描线GLi-1、GLi+1...禁能。此时，在第一列像素结构P5、P6、...中，第一开关组件SW1被开启，因而第一像素单元PM2以及第二像素单元PS2两者可透过开启的第一开关组件SW1来接收数据线DLi上的数据电压。

承上述，由于第一列第一、第二像素单元PM2、PS2两者在之前扫描线GLi-1使能期间便预先充电至一定程度的电压准位，因此，本实施例可缩短第一像素单元PM1以及第二像素单元PS2两者于此时扫描线GLi使能期间内的充电时间，因而加快液晶显示面板的反应速度。

在本实施例中，每一第一开关组件SW1、第二开关组件SW2以及第三开关组件SW3例如分别是薄膜晶体管，其中这三种开关组件的控制端例如是薄膜晶体管的闸极，而其第一、第二端例如分别是第一、第二源/汲极。在一较佳实施例中，由薄膜晶体管所构成的第三开关组件SW3在其信道宽长比约为10/3.5的情形下，第二开关组件SW2采取信道宽长比小于5.5/15的设计则可使显示面板具有良好的显示质量。

综上所述，在本发明的像素阵列中，透过每一像素结构中的开关组件以及耦合电容之间的特殊布局，耦合电容中的电荷可被清除，进而使长久以来传统像素阵列中电荷累积的问题及其衍生的显示异常情形获得解决。不仅如此，将本发明的像素阵列应用于显示面板中，还可缩短每一像素结构所需的充电时间，进而提高显示面板的反应速度。整体而言，本发明的像素阵列可提升显示面板的显示质量。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，故本发明之保护范围当视后附之申请专利范围所界定者为准。

Claims

1.一种像素阵列，其特征在于，所述像素阵列包括多条扫描线、多条数据线以及与所述多条扫描线和多条数据线耦接的多个像素结构，其中第i(i≥2)列的每一像素结构包括：

2.如权利要求1所述的种像素阵列，其特征在于，当所述第(i-1)条扫描线使能时，所述第i列的每一像素结构中的所述耦合电容的电荷被清除。

3.如权利要求1所述的种像素阵列，其特征在于，所述第一像素单元还包括：

液晶电容，所述液晶电容串接于所述第一开关组件的第二端以及一共享电压之间。

4.如权利要求3所述的种像素阵列，其特征在于，所述第一像素单元还包括：

储存电容，所述储存电容串接于所述第一开关组件的第二端以及所述共享电压之间。

5.如权利要求1所述的种像素阵列，其特征在于，所述第二像素单元还包括：

液晶电容，所述液晶电容串接于所述第二开关组件的第二端以及一共享电压之间；

储存电容，所述储存电容串接于所述第二开关组件的第二端以及所述共享电压之间。

6.如权利要求1所述的种像素阵列，其特征在于，所述第i列的每一像素结构中的第二像素单元还包括：

第三开关组件，所述第三开关组件的控制端耦接所述第(i-1)条扫描线，所述第三开关组件的第一端耦接下一条数据线，所述第三开关组件的第二端耦接所述第一开关组件的第二端。

7.如权利要求5所述的种像素阵列，其特征在于，所述第一像素单元还包括：

8.如权利要求6所述的种像素阵列，其特征在于，所述第二像素单元还包括：

液晶电容，所述液晶电容串接于所述第二开关组件的第二端以及一共享电压之间。

9.如权利要求6所述的种像素阵列，其特征在于，所述第三开关组件为薄膜晶体管。

10.如权利要求1至9任一项所述的种像素阵列，其特征在于，所述第一开关组件以及第二开关组件为薄膜晶体管。